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【工业工艺与设计电子】Current-mode-logic (CML) transmitters and voltage-modelogic (VML) transmitters + LVDS

news 2026/6/9 12:43:49

典型逻辑对比

https://www.digikey.tw/zh/blog/i-o-voltage-standards-and-their-role-in-ensuring-microcontrollers

类型	典型速度范围	特点	典型用途
TTL	~10 MHz – 100 MHz	大摆幅、单端、功耗大	早期数字电路
CMOS（普通）	~1 MHz – 200 MHz	低功耗、单端	MCU、普通逻辑
CMOS（高速工艺）	~100 MHz – 数 GHz	深亚微米工艺优化	CPU、FPGA 内部
LVDS	~100 Mbps – 3 Gbps+	小摆幅、差分、低功耗	屏幕接口、高速通信
CML	~1 Gbps – 50 Gbps+	恒流驱动、超高速	SerDes、高速链路
ECL	~500 MHz – 10 GHz	不饱和工作、速度极快	超高速/专用电路

接口速度比芯片速度还高：因为系统架构层面的提速（SerDes）1 个时钟可以传多个 bit。

TTL 与 CMOS

项目	TTL	CMOS
全称	Transistor-Transistor Logic	Complementary Metal-Oxide-Semiconductor
基本器件	双极型晶体管（BJT）	MOSFET（NMOS + PMOS）
工作方式	电流控制	电压控制
典型工作电压	固定（通常 5V）	范围广（1.8V / 2.5V / 3.3V / 5V）
逻辑电平	`0：0~0.8V；1：2.0~5V`	`0：≈0~0.3VDD；1：≈0.7VDD~VDD`
输入特性	输入电流较大	输入阻抗极高（几乎无电流）
输出能力	驱动能力强	相对较弱（现代已改善）
静态功耗	大（一直有电流）	极小（理想为0）
动态功耗	较高	与频率成正比（高频明显）
开关速度	较快（传统）	可很高（现代主流）
抗干扰能力	一般	较强（电压裕量大）
集成度	较低	很高（适合集成电路）
优点	驱动强、稳定、成熟	低功耗、高集成、适用范围广
缺点	功耗大、不适合高密度	高频功耗大、易受静电影响
典型应用	早期数字电路、接口兼容	现代数字电路、芯片、SoC

项目	TTL 逻辑构成	CMOS 逻辑构成
基本器件	双极型晶体管（BJT）	MOSFET（NMOS + PMOS）
核心结构	多发射极晶体管 + 推挽输出级	互补对称结构（PMOS 上拉 + NMOS 下拉）
输入级	多发射极三极管实现“与”功能	MOS 管栅极组合实现逻辑
输出级	推挽（Totem-pole）结构	互补推挽结构
导通方式	电流驱动（需要基极电流）	电压驱动（栅极控制）
逻辑实现方式	通过电流分配实现逻辑判断	通过导通/截止形成逻辑
静态状态	始终有电流路径	理想情况下无直流通路
典型门电路	TTL NAND 门为基本单元	CMOS 反相器（NOT）为基本单元
结构特点	非对称结构	对称结构（互补）

CML

CML 输出等效电路

CML输出结构为一个加电阻的差分放大器（差分放大器即为一对带恒流源的共射极电路，或者说为恒流源 + 差分对）。把电流在两条路径之间切换。通过电阻(上上图50欧姆)变成高速差分电压信号。
- 电阻在静态时用于将电流转换为电压，输出电压在 Vcc 附近摆动。
- 在动态时用于提供（传输线和负载之间的)阻抗匹配

OUT+ / OUT−→ 差分输出
62.5 Ω 电阻（接 Vcc）→ 输出负载/匹配
差分对 + 电流源→ 输出驱动核心
ESD 保护结构
输出同样是差分形式
输出不是直接输出电压，而是在两条支路之间“切换电流”
62.5 Ω 电阻决定输出阻抗和电压摆幅
OUT+ 高时 → OUT− 低（反之亦然）
电压摆幅较小（通常几百 mV），但速度很快

CML 输入等效电路

CML 输入结构本质上也是一个带偏置的差分对（differential pair），用于检测差分电压并转换为电流信号。
- 有时前面会加射随器（emitter follower / source follower）用来做缓冲 + 电平调整
- 跨导：如果 IN+ > IN−：左管导通更多,如果 IN− > IN+右管导通更多。把“电压差”转换为“电流差”
- 上拉电阻（约 50 Ω 到 Vcc）和输出类似，但这里主要用于：
  - 终端匹配:输入端已经是50 Ω 终端可以直接接高速传输线
  - 提供偏置路径: 给差分对提供合适工作点,否则晶体管无法在线性区工作

IN+ / IN−→ 差分输入端
50 Ω 电阻（接 Vcc）→ 内部终端匹配
ESD 二极管→ 静电保护
差分晶体管对→ 核心输入电路
这两个50 Ω 电阻表示芯片内部已经做了阻抗匹配，适合高速信号传输。
输入信号必须是差分信号（IN+ 和 IN− 互为反相）。
差分晶体管的作用是把电压差转换为电流差（这是 CML 的核心原理）。
ESD 结构用于防止静电损坏芯片。

CML 输入结构本质上也是一个带偏置的差分对（differential pair），用于检测差分电压并转换为电流信号。

静态电气特性:

静态电气特性:
- 输入差分摆幅建议最小400mV ,最大1.1 V,阻抗芯片内部已经接近 50 Ω 匹配,可直接接 50 Ω 传输线，不要再额外并终端。
- 输出差分电压取决于外部电阻 RMOD。RMOD = 10kΩ：750 ~ 1000 mVp-p（典型 870 mV）；RMOD = 20kΩ：400 ~ 550 mVp-p（典型 450 mV）

CML-to-CML Interface

https://www.analog.com/media/en/technical-documentation/data-sheets/MAX3831-MAX3832.pdf

MCML&CCMCL

Improvement of Differential-Mode Voltage Gain by Current Controlled MOS Current Mode Logic

电流控制型 MOS 电流模式逻辑（Current Controlled MOS Current Mode Logic, CCMCL）是一种通过动态调节电路参数来优化性能的演进技术。
传统的MOS 电流模式逻辑（MCML）依赖于恒定的尾电流源和负载电阻（或线性区 PMOS）。其基本增益公式通常表示为：
A v = g m ⋅ R L A_v = g_m \cdot R_LAv=gm⋅RL
其中g m g_mgm是输入差分对管的跨导，R L R_LRL是负载阻抗。
CCMCL的改进在于引入了电流控制反馈机制或可变负载技术，使电路能够根据输入信号的状态或工艺偏差动态调整其工作点，从而突破传统静态负载的增益限制。
这种技术通常出现在对信号完整性和极高频率有严苛要求的领域：
- 光通信系统：用于高速串行器/解串器（SerDes）中的判决电路。
- 射频收发器：作为高性能的分频器或前置放大器。
- 高速时钟分配网：确保时钟信号在长距离传输后仍能保持足够的电压摆幅。

VML

VML 输出等效电路

特性	CML (左图)	VML (右图)
核心驱动方式	恒流源开关切换	电压源推挽切换
功耗	高 (恒定电流)	低 (随频率变化)
PMOS 作用	通常作为主动负载 (或用电阻)	作为推挽开关/匹配电阻
信号摆幅	较小	较大且易调

在 CML 电路中，负载通常是静态电阻；而在 VML 中，这两个 PMOS 替代了传统的上拉电阻或恒流源路径：
- 实现低功耗的推挽式驱动 (Push-Pull Drive)
  这是 VML 优于 CML 的主要原因。
  - 在 CML 中（左图）：电流源始终开启，无论逻辑状态如何，都有恒定电流流过。
  - 在 VML 中（右图）：这两个 PMOS 与下方的 NMOS 构成了反相器对。当一侧输出为高时，该侧 PMOS 导通，NMOS 截止；反之亦然。这种推挽结构意味着在静态下几乎不消耗电流，只有在开关切换时才有显著功耗，大大降低了功耗 (Power Consumption)。
精确控制输出电平：PMOS 直接将输出端连接到受控的V O H V_{OH}VOH节点(V O L V_{OL}VOL同理)。通过顶部的“Voltage Controlled Voltage Source”（受控电压源），电路可以动态调整V O H V_{OH}VOH的数值。
有源阻抗匹配 (Active Termination)：这两个 PMOS 工作在线性区=时，可以被视为受控电阻(可能类似LDO功率管)。
高速SerDes更偏向CML而不是VML

电压模式驱动器的两种主流实现方案

拓扑类型	全 NMOS 结构 (Low-Swing)	互补 CMOS 结构 (High-Swing)
上拉管器件	NMOS(源极跟随器配置)	PMOS(共同源极配置)
适用摆幅	低摆幅(< 400-500mVpp)	高摆幅(甚至可达 Rail-to-Rail)
摆幅限制条件	V s < 4 3 ( V D D − V t 1 − V O D 1 ) V_s < \frac{4}{3}(V_{DD} - V_{t1} - V_{OD1})Vs<34(VDD−Vt1−VOD1)	V s > ∣ V t 1 ∣ + V O D 1 V_s > \|V_{t1}\| + V_{OD1}Vs>∣Vt1∣+VOD1
带宽/速度	更高(NMOS 尺寸小，寄生电容低)	较低 (PMOS 需很大尺寸来匹配阻抗)
线性度/阻抗	较好，NMOS 在低电压下阻抗较稳	挑战大，需补偿 PMOS/NMOS 特性差异
主要优势	极速响应，适合低功耗高速链路	驱动能力强，信号能量大