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FPGA实战：手把手教你用Verilog实现带FIFO的UART环回测试（附完整代码）

news 2026/6/11 4:58:02

FPGA实战：从零构建带FIFO缓冲的UART通信系统

在嵌入式系统和FPGA开发中，UART（通用异步收发传输器）是最基础却至关重要的通信接口之一。不同于简单的点对点连接，工业级应用往往需要处理突发数据流、解决收发速度不匹配问题。本文将带你用Verilog实现一个带FIFO缓冲的UART环回测试系统，涵盖状态机设计、跨时钟域处理、Xilinx与Intel双平台适配等工程细节。

1. 为什么需要FIFO缓冲？

传统UART设计直接连接收发模块时，当接收端持续收到数据而发送端未就绪，会导致数据丢失。某次实际项目中，我们发现传感器突发传输的200字节数据包丢失率高达15%。加入深度32的FIFO后，丢失率降为0。

FIFO在UART系统中的核心价值体现在：

流量控制：解决收发速率不匹配（如115200bps收，9600bps发）
数据完整性：防止突发数据包被截断
时序解耦：允许发送和接收模块独立工作

关键参数选择参考：

参数	典型值	选择依据
FIFO深度	16-64	根据最大突发数据包大小确定
数据位宽	8bit	匹配UART标准数据帧
时钟域	单时钟	简化设计复杂度

2. 硬件架构设计

2.1 系统框图

采用三层模块化设计：

top ├── uart_tx (发送引擎) ├── uart_rx (接收引擎) └── ctrl (FIFO控制器)

2.2 关键状态机设计

发送模块(TX)采用四段式状态机：

localparam IDLE = 4'b0001, START = 4'b0010, DATA = 4'b0100, STOP = 4'b1000; always @(posedge clk) begin case(state) IDLE: if(tx_valid) next_state <= START; START: if(bit_done) next_state <= DATA; DATA: if(bit_cnt==7 && bit_done) next_state <= STOP; STOP: if(bit_done) next_state <= IDLE; endcase end

接收模块(RX)创新性地采用中点采样策略：

always @(posedge clk) begin if(state==DATA && baud_cnt==BAUD_RATE/2) rx_buf[bit_cnt] <= rx_pin; // 在bit周期中点采样 end

3. FIFO集成实战

3.1 Xilinx与Intel平台配置

在Vivado中生成FIFO IP核的关键配置：

create_ip -name fifo_generator \ -vendor xilinx.com \ -library ip \ -version 13.2 \ -module_name uart_fifo \ -dir ./ip_repo set_property -dict [list \ CONFIG.Fifo_Implementation {Common_Clock_Block_RAM} \ CONFIG.Input_Data_Width {8} \ CONFIG.Input_Depth {32} \ CONFIG.Output_Data_Width {8} \ CONFIG.Output_Depth {32} \ CONFIG.Use_Embedded_Registers {false}] \ [get_ips uart_fifo]

对于Quartus用户，推荐使用以下参数：

存储类型：Auto
实现方式：M9K/M10K块RAM
输出寄存器：开启

3.2 控制器逻辑实现

智能流控模块避免FIFO溢出：

module ctrl( input wire clk, input wire [7:0] rx_data, input wire rx_valid, input wire tx_ready, output reg tx_valid, output wire [7:0] tx_data ); wire rd_en = tx_ready && !fifo_empty; wire wr_en = rx_valid && !fifo_full; fifo u_fifo ( .clock(clk), .data(rx_data), .rdreq(rd_en), .wrreq(wr_en), .q(tx_data), .empty(fifo_empty), .full(fifo_full) ); always @(posedge clk) begin tx_valid <= rd_en; // 延迟一拍匹配FIFO输出 end endmodule

4. 调试技巧与性能优化

4.1 常见问题排查表

现象	可能原因	解决方案
接收数据错位	波特率偏差超过2%	检查时钟精度，校准分频系数
FIFO频繁满/空	深度不足或流控失效	增加深度或优化rd_en逻辑
发送数据丢失	未正确处理ready信号	添加发送完成状态检测

4.2 时序收敛建议

对于100MHz系统时钟和115200bps波特率：

parameter CLK_FREQ = 100_000_000; parameter BAUD_RATE = 115200; localparam BAUD_CNT_MAX = CLK_FREQ/BAUD_RATE; // 使用同步复位避免亚稳态 always @(posedge clk) begin if(!resetn_sync) begin baud_cnt <= 0; state <= IDLE; end end

4.3 资源优化技巧

共享波特率计数器：TX/RX模块共用计数逻辑
使用LUT替代块RAM：当FIFO深度<16时
状态机编码优化：One-Hot编码更适合FPGA

5. 完整工程验证

环回测试方案：

通过USB-UART转换器连接PC和FPGA板
使用串口调试助手发送测试模式（如0-255递增序列）
用Signaltap捕获内部信号波形

典型测试结果：

发送数据: 55 AA 01 FF 接收数据: 55 AA 01 FF Latency: 1.2ms @115200bps

进阶验证方法：

# 自动化测试脚本示例 import serial import random ser = serial.Serial('COM3', 115200) for _ in range(1000): data = bytes([random.randint(0,255) for _ in range(32)]) ser.write(data) assert ser.read(32) == data # 环回验证

在Artix-7器件上的资源占用：