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Verilog状态机实战：从一段式到三段式，手把手教你搞定序列检测101

news 2026/6/11 8:28:23

Verilog状态机实战：从一段式到三段式，手把手教你搞定序列检测101

第一次接触Verilog状态机时，很多人会被各种专业术语和抽象概念搞得晕头转向。但当我真正开始用状态机解决实际问题时，才发现它就像一位老朋友——刚开始可能不太熟悉，但相处久了就会发现它的可靠和高效。今天，我们就从一个具体的"序列检测101"任务出发，看看如何从最基础的一段式写法逐步演进到更专业的三段式实现。

1. 状态机基础与序列检测需求

在数字电路设计中，状态机就像一位有条不紊的交通警察，指挥着数据按照既定路线有序流动。序列检测101这个任务看似简单，却包含了状态机设计的核心思想：根据当前状态和输入信号决定下一个状态和输出。

1.1 为什么需要状态机

想象一下交通信号灯的变化：红灯→绿灯→黄灯→红灯...这种有序的循环就是状态机的典型应用。在Verilog中，我们常用状态机来处理需要顺序执行的逻辑，比如：

  • 通信协议解析（UART、SPI等）
  • 用户输入检测（按键消抖）
  • 数据流模式识别（如我们的101序列检测）
// 最简单的状态机示例 parameter IDLE = 0, WORK = 1; reg state; always @(posedge clk) begin case(state) IDLE: if(start) state <= WORK; WORK: if(done) state <= IDLE; endcase end

1.2 序列检测101的任务定义

我们的具体任务是：检测输入数据流中的"101"序列（1→0→1），当完整序列出现时输出高电平。这里有几个关键点需要注意：

  • 可重叠检测：序列"10101"应触发两次检测（第1-3位和第3-5位）
  • Mealy型输出：输出不仅取决于当前状态，还取决于当前输入
  • 同步设计：所有状态变化都在时钟上升沿触发

提示：初学者常犯的错误是混淆Mealy和Moore型状态机。简单来说，Mealy型的输出与输入和状态都相关，而Moore型的输出仅与状态相关。

2. 一段式状态机：初学者的直觉写法

刚开始接触状态机时，很多人会本能地将所有逻辑写在一个always块里——这就是一段式状态机。它直观易懂，特别适合简单场景。

2.1 代码实现与问题分析

module fsm_1( input clk, input rstn, input data_in, output reg data_out ); parameter S0 = 0, S1 = 1, S2 = 2; reg [1:0] state; always @(posedge clk or negedge rstn) begin if(!rstn) begin state <= S0; data_out <= 0; end else begin case(state) S0: begin data_out <= 0; state <= (data_in) ? S1 : S0; end S1: begin data_out <= 0; state <= (!data_in) ? S2 : S1; end S2: begin data_out <= (data_in) ? 1 : 0; state <= (data_in) ? S1 : S0; end endcase end end endmodule

这段代码虽然能工作，但在实际项目中会暴露几个明显问题：

  1. 维护困难：所有逻辑混杂在一起，状态转移和输出控制没有分离
  2. 可读性差：随着状态增多，case语句会变得臃肿
  3. 潜在风险：组合逻辑和时序逻辑混用可能导致仿真与实现不一致

2.2 仿真波形与实际问题

通过仿真我们可以看到，一段式状态机虽然功能正确，但存在以下典型问题：

问题类型具体表现可能后果
输出毛刺输出信号在时钟边沿附近出现短暂波动可能被后续电路误采样
代码耦合状态转移和输出控制高度耦合修改一个功能可能影响其他部分

注意：在真实的FPGA项目中，一段式状态机的这些缺点会被放大，特别是当状态超过5-6个时，代码会变得难以维护。

3. 二段式状态机：逻辑与时序的分离

认识到一段式的问题后，很自然地会想到将组合逻辑和时序逻辑分开——这就是二段式状态机的核心思想。

3.1 二段式改进方案

module fsm_2( input clk, input rstn, input data_in, output data_out ); parameter S0 = 0, S1 = 1, S2 = 2; reg [1:0] curr_state, next_state; // 时序逻辑部分：状态寄存器 always @(posedge clk or negedge rstn) begin if(!rstn) curr_state <= S0; else curr_state <= next_state; end // 组合逻辑部分：状态转移和输出 always @(*) begin next_state = curr_state; // 默认保持当前状态 case(curr_state) S0: next_state = (data_in) ? S1 : S0; S1: next_state = (!data_in) ? S2 : S1; S2: next_state = (data_in) ? S1 : S0; endcase end assign data_out = (curr_state == S2) && data_in; endmodule

二段式的优势非常明显：

  1. 结构清晰：时序和组合逻辑分离
  2. 更易维护：状态转移逻辑集中在一处
  3. 仿真一致：减少了时序与组合逻辑混用带来的风险

3.2 二段式的潜在问题

虽然二段式改进了很多，但在实际使用中我发现它仍然存在一个关键问题：组合逻辑输出可能产生毛刺。这是因为输出直接由组合逻辑产生，没有经过寄存器缓冲。

在示波器上观察到的典型问题：

  • 当输入信号在时钟边沿附近变化时，输出可能出现短暂脉冲
  • 在高速系统中，这些毛刺可能导致后续电路误动作

4. 三段式状态机：专业级的解决方案

为了解决二段式的毛刺问题，三段式状态机应运而生——它在二段式基础上增加了一级输出寄存器。

4.1 三段式完整实现

module fsm_3( input clk, input rstn, input data_in, output reg data_out ); parameter S0 = 0, S1 = 1, S2 = 2; reg [1:0] curr_state, next_state; // 第一段：状态寄存器 always @(posedge clk or negedge rstn) begin if(!rstn) curr_state <= S0; else curr_state <= next_state; end // 第二段：下一状态组合逻辑 always @(*) begin next_state = curr_state; case(curr_state) S0: next_state = (data_in) ? S1 : S0; S1: next_state = (!data_in) ? S2 : S1; S2: next_state = (data_in) ? S1 : S0; endcase end // 第三段：输出寄存器 always @(posedge clk or negedge rstn) begin if(!rstn) data_out <= 0; else data_out <= (curr_state == S2) && data_in; end endmodule

三段式状态机的主要特点：

  1. 无毛刺输出：输出经过寄存器同步
  2. 更佳时序：适合高速系统
  3. 可流水化：易于扩展为流水线结构

4.2 三种写法的对比分析

为了更清楚地理解三种实现方式的区别，我整理了以下对比表格：

特性一段式二段式三段式
代码结构混合时序+组合分离时序+组合+输出分离
输出类型寄存器输出组合逻辑输出寄存器输出
输出延迟1周期0周期(组合)1周期
毛刺风险中等高无
代码可维护性差较好最好
适用场景简单状态机中等复杂度复杂、高速系统

在实际项目中，我通常会根据以下原则选择实现方式：

  • 状态数<4且速度要求不高：一段式
  • 状态数4-10且对毛刺不敏感：二段式
  • 状态数>10或高速系统：三段式

5. 实战中的常见问题与调试技巧

即使理解了状态机的基本原理，在实际调试中还是会遇到各种意外情况。这里分享几个我踩过的坑和对应的解决方法。

5.1 阻塞与非阻塞赋值的陷阱

初学者最容易犯的错误是混用阻塞(=)和非阻塞(<=)赋值。记住这个黄金法则：

  • 时序逻辑中 always @(posedge clk) 使用非阻塞赋值(<=)
  • 组合逻辑中 always @(*) 使用阻塞赋值(=)
// 错误示例 always @(posedge clk) begin a = b; // 应该使用 <= c <= d; // 在组合逻辑中应该使用 = end // 正确写法 always @(posedge clk) begin a <= b; c <= d; end always @(*) begin x = y; z = w; end

5.2 状态编码的选择

状态编码方式会影响电路的速度和面积，常见的有：

  1. 二进制编码：最省资源，但状态译码可能需要更多时间
  2. 独热码(One-Hot)：每个状态用一位表示，速度快但占用更多资源
  3. 格雷码：相邻状态只有一位变化，减少毛刺
// 二进制编码示例 parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10; // 独热码示例 parameter S0 = 3'b001, S1 = 3'b010, S2 = 3'b100;

提示：在FPGA设计中，由于触发器资源丰富，通常推荐使用独热码，特别是状态数较多时。

5.3 仿真与调试技巧

当状态机行为不符合预期时，可以采取以下调试方法：

  1. 添加状态监视：在仿真中显示当前状态名称
  2. 检查复位行为：确保所有寄存器都被正确复位
  3. 波形分析：重点观察时钟边沿前后的信号变化
// 状态监视示例 always @(curr_state) begin case(curr_state) S0: $display("Current state: S0"); S1: $display("Current state: S1"); S2: $display("Current state: S2"); default: $display("Unknown state!"); endcase end

在最近的一个项目中，我遇到状态机偶尔会卡在某个状态的问题。通过添加状态监视，发现是因为没有处理default情况导致的。这个教训让我意识到：即使理论上不会进入非法状态，也应该添加default分支作为保护。

http://www.jsqmd.com/news/991008/

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