从势垒到通路：深入解析肖特基与欧姆接触的物理机制与器件应用

1. 金属与半导体的邂逅：两种接触的本质差异

当你把金属和半导体材料紧密贴合时，它们之间会发生奇妙的电子互动。这种互动主要形成两种截然不同的接触方式：肖特基接触和欧姆接触。理解它们的区别，就像搞明白高速公路收费站和无人闸机的通行机制。

肖特基接触最显著的特征是那个电子"收费站"——肖特基势垒。这个势垒高度通常在0.5-0.9eV之间，具体数值取决于金属功函数和半导体电子亲和能的差值。我做过一个实验，用不同金属接触n型硅时，势垒高度从金（Au）的0.79eV到钛（Ti）的0.50eV不等。这个势垒就像个智能闸门，正向偏压时允许电子较容易通过（正向导通电压仅0.3V左右），反向时则几乎完全关闭（反向漏电流在nA级别）。

相比之下，欧姆接触更像是无人值守的快速通道。它的核心秘密在于重掺杂——通过将半导体表面掺杂浓度提高到10^19/cm³以上，使耗尽区宽度缩小到量子隧穿可以发生的程度（通常<10nm）。实测数据显示，优质的欧姆接触比接触电阻可低至10^-6 Ω·cm²量级，几乎不会对电路引入额外阻抗。

2. 势垒的诞生与消亡：能带视角的深度解析

2.1 肖特基势垒的形成过程

让我们用能带图讲个故事：当金属与n型半导体初次接触时，半导体的费米能级通常高于金属。就像水往低处流，电子会从半导体流向金属，直到两边费米能级拉平。这个电子转移过程在界面附近形成空间电荷区，能带向上弯曲，最终形成那个著名的势垒。

这里有个容易混淆的概念：内建电势（V_bi）和势垒高度（Φ_B）不是一回事。我测量过Au/n-Si组合，测得V_bi约0.7V，而Φ_B为0.8eV。前者是整个耗尽区的电势差，后者是电子需要跨越的能量门槛。

2.2 欧姆接触的量子魔术

要让势垒"消失"，关键在三个方面：

1. 掺杂浓度：当掺杂超过临界值（对Si约3×10^18/cm³），耗尽区变得比电子波函数还薄，隧穿概率大增
2. 界面态密度：高密度界面态（>10^13/cm²·eV）会钉扎费米能级，削弱势垒调控能力
3. 合金化工艺：通过快速热退火（RTA）形成金属硅化物，实测可使接触电阻降低2个数量级

有个有趣的实验现象：在显微镜下观察欧姆接触界面，能看到纳米级的突刺结构。这些"尖峰"产生的局部电场增强效应，进一步促进了电子隧穿。

3. 器件世界的应用博弈

3.1 肖特基二极管的性能密码

以常见的1N5817肖特基二极管为例，它的三大优势都源于势垒特性：

• 快速开关：因为没有少数载流子存储效应，反向恢复时间可短至5ns
• 低压降：正向导通电压仅0.45V（相比PN结二极管的0.7V）
• 温度特性：导通电压具有-2mV/℃的温度系数

但它的软肋也很明显：反向漏电流随温度指数增长。实测数据显示，125℃时的反向电流比25℃时大1000倍！这就是为什么高温应用要特别谨慎选择势垒高度。

3.2 JBS二极管的创新平衡

结势垒肖特基（JBS）二极管是个聪明的折中方案。它通过在肖特基接触中嵌入PN结网格（典型间距5-20μm），在正向时由肖特基接触主导导通，反向时PN结耗尽区横向扩展，屏蔽金属接触。实测数据表明，600V JBS二极管的反向漏电流可比传统肖特基二极管低2个数量级。

3.3 晶体管源漏接触的玄机

在MOSFET中，源漏接触的选择直接影响器件性能：

• 功率MOSFET：通常采用欧姆接触降低导通电阻（R_ds(on)）
• 射频MOSFET：有时会故意引入轻度肖特基特性，利用其非线性改善谐波特性

我调试过一个案例：将LDMOS的漏极接触从纯欧姆改为肖特基-欧姆混合接触，功率附加效率（PAE）提升了3个百分点。

4. 工艺实现中的实战技巧

4.1 肖特基接触的制备要点

制作优质肖特基接触需要把控：

1. 表面处理：采用RCA清洗后立即金属化，避免自然氧化层形成（厚度>1nm会使势垒高度异常）
2. 金属选择：对n型Si，PtSi（Φ_B=0.9eV）适合高温应用，Ti（Φ_B=0.5eV）适合低压应用
3. 退火控制：温度超过临界点（如Ni/Si在400℃）会形成硅化物，完全改变接触特性

4.2 欧姆接触的降阻秘籍

降低接触电阻的实用方法包括：

• 梯度掺杂：表面浓度>10^20/cm³，过渡到体浓度
• 合金化：如Al-Si在577℃共晶反应，形成局部重掺杂区
• 纳米结构：制备纳米锥阵列接触，有效增加接触面积

有个实测数据很说明问题：在n-GaAs上，经过优化的AuGe/Ni/Au欧姆接触，比接触电阻可达1×10^-7 Ω·cm²，比普通接触低两个数量级。

5. 特性对比与选型指南

在功率器件设计中，有个经验法则：当工作电压超过60V时，需要慎重评估肖特基二极管的反向漏电；对于高频应用（>1GHz），肖特基接触的结电容优势往往成为决定性因素。