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从SRAM模型到可靠FIFO：一个Verilog状态机设计的完整思考过程与代码迭代

news 2026/6/11 11:15:37

从SRAM模型到可靠FIFO：一个Verilog状态机设计的完整思考过程与代码迭代

在数字系统设计中，FIFO（先进先出队列）作为数据缓冲的核心组件，其可靠性和效率直接影响整个系统的性能。本文将分享如何从一个基础的SRAM模型出发，通过多轮迭代设计出一个稳健的同步FIFO控制器。不同于直接给出最终方案，我们将还原真实的开发过程：从最初仅满足基本功能的第一版，到逐步解决临界条件、时序问题的改进版本，最终形成一个考虑异常处理和可维护性的生产级设计。

1. 设计起点：理解SRAM与FIFO的本质差异

SRAM和FIFO虽然都是存储器件，但它们的接口抽象层级完全不同。SRAM需要显式地址管理，而FIFO隐藏了地址细节，仅通过读写使能信号控制数据流。这种差异决定了转换设计的核心挑战：

地址生成机制：FIFO需要内部维护读写指针，模拟环形缓冲区行为
状态指示信号：必须准确产生nempty（非空）和nfull（非满）标志
时序对齐：SRAM的读写时序要求必须封装在FIFO控制器内部

初始设计往往只关注基本数据通路，忽略两个关键问题：

写满继续写会导致数据覆盖
读空继续读会产生无效数据

// 第一版简化的状态机片段 always @(posedge clk) begin if (fifowr && !full) begin sram_write(wptr, data_in); wptr <= wptr + 1; end if (fiford && !empty) begin data_out <= sram_read(rptr); rptr <= rptr + 1; end end

这个朴素实现存在明显的临界问题：当读写指针相等时，无法区分队列是空还是满。

2. 第二版改进：指针比较与状态标志

为解决空满判断问题，第二版设计引入指针比较逻辑。常见方案有两种：

方案	优点	缺点
计数器方案	判断简单	增加位宽，可能降低频率
指针位扩展方案	节省资源	比较逻辑稍复杂

我们选择指针位扩展方案，通过增加一个标志位来区分相同地址时的不同状态：

// 指针比较逻辑改进 assign empty = (rptr == wptr); assign full = (rptr[ADDR_WIDTH-1:0] == wptr[ADDR_WIDTH-1:0]) && (rptr[ADDR_WIDTH] != wptr[ADDR_WIDTH]);

然而，这个版本在时序上仍有隐患。当读写操作几乎同时发生时，组合逻辑产生的full/empty信号可能无法及时更新，导致状态误判。

3. 第三版优化：时序安全与预警机制

针对时序问题，第三版引入寄存器化的状态标志和提前预警机制：

near_full/near_empty：在真正满/空之前提前预警
状态机重构：将组合逻辑转换为时序逻辑

状态转移图的关键节点：

IDLE：等待读写请求
PRE_READ：准备SRAM读取
READ：执行读取操作
POST_READ：确保数据稳定
PRE_WRITE：准备SRAM写入
WRITE：执行写入操作

// 时序优化的状态机片段 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; near_full <= 0; near_empty <= 1; end else begin case (state) IDLE: begin if (write_req && !full) state <= PRE_WRITE; else if (read_req && !empty) state <= PRE_READ; end PRE_WRITE: begin sram_addr <= wptr; state <= WRITE; end // 其他状态转移... endcase // 预警信号更新 near_empty <= (wptr == rptr_next); near_full <= (rptr == wptr_next); end end

4. 最终版完善：异常处理与测试策略

生产级设计必须考虑各种异常场景和可测试性：

关键改进点：

复位后初始状态验证
连续读写边界测试
随机操作序列测试
代码可读性优化

测试平台应当包含以下典型场景：

基础功能测试：
- 顺序写入后顺序读取
- 交替读写操作
边界条件测试：
- 写满后继续写
- 读空后继续读
- 复位后立即读写
随机压力测试：
- 随机间隔的读写操作
- 长时间连续运行

// 典型测试用例示例 initial begin // 复位测试 reset_fifo(); verify_empty(); // 写满测试 for (int i=0; i<FIFO_DEPTH; i++) write_data(i); verify_full(); // 读空测试 for (int i=0; i<FIFO_DEPTH; i++) read_verify(i); verify_empty(); // 异常操作测试 write_while_full(); read_while_empty(); end