【3.12】FFT变换顶层模块的FPGA实现

目录

1.引言

2.顶层内部互联信号定义

3.顶层模块整体流水线

4.顶层模块verilog实现

1.引言

       通过前面几个章节的学习之后，我们完成了FFT变换各个子模块的verilog开发，整个256点FFT变换系统结构包括两级基16FFT级联，旋转因子乘法，缓存，溢出检测，移位归一化等。在本小节，我们既往完成FFT变换的顶层模块的verilog开发。

2.顶层内部互联信号定义

流水线就绪握手信号：rdy1~rdy8。流水线8级握手标志，前一级RDY作为后一级START启动信号，实现全流水线无间隙连续FFT运算：

rdy1：输入缓存U_BUF1数据输出就绪；

rdy2：第一级FFT16运算完成；