异步 FIFO 的时序约束

综合策略是每个 sys1 和 sys2 单独综合时，两个 sys 的时钟不同，对于跨时钟域的数据传输使用 payload 传输。

对于异步处理的时钟约束：

1. sys1 和 sys2 放置异步转换的模块（async）物理距离放得很近（由后端决定）

2. 设置 input delay/output delay 约束 a-b 的距离

在做 SDC 时序约束时，对 payload 信号的 input delay 和 output delay 都要设置成时钟 400M（2.5ns）×85%。对 sys 内的约束只留 15%，保证芯片内的数据路径距离短。

例如，对于 sys1 综合时的 SDC 约束，设置 input delay 的目的是为了约束 a-b 的距离要小：

set_input_delay -max -add [expr 2.125] -clock sys1_400m [get_ports port1]

对于 sys2 综合时的 SDC 约束，需要设置 output delay 目的是为了约束 c-d 的距离要小：

set_output_delay -max -add [expr 2.125] -clock sys2_400m [get_ports port2]

3. 对于第 2 点的设置也可以改成设置 set_max_delay，约束 a-b/c-d 的距离（缺点是不能指定路径的时钟）