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CADC技术:基于树突卷积的内存计算优化方案

1. 交叉杆感知树突卷积(CADC)技术解析

在当今AI计算领域,内存计算(IMC)架构正成为突破传统冯·诺依曼瓶颈的关键技术。传统卷积神经网络(CNN)在基于交叉杆(Crossbar)的IMC架构上运行时,面临着一个根本性矛盾:现代CNN模型的卷积核尺寸越来越大,而物理交叉杆的尺寸却受制造工艺限制。这种矛盾导致大型卷积层必须被分割到多个交叉杆上计算,产生大量需要中间缓存和传输的部分和(psum),最终消耗了系统近一半的能耗。

1.1 传统IMC架构的psum困境

在标准SRAM IMC加速器上运行VGG8网络时,psum相关操作消耗了总能量的48%。这些开销主要来自三个方面:

  • 频繁的缓冲读写操作(占psum能耗的52.1%)
  • 跨交叉杆、缓冲区和累加器的数据传输(31.9%)
  • 复杂的累加操作(14.6%)

以VGG8的第6个卷积层(8bit权重)为例,当使用256×256交叉杆时,psum数量比不分区情况增加144倍;使用64×64交叉杆时,这个数字更是达到惊人的567倍。这种指数级增长的psum直接导致了系统性能瓶颈。

1.2 生物神经元的启发

自然界中的生物神经元通过树突结构实现了高效的信息处理。与人工神经网络不同,生物神经元中:

  • 树突会对输入信号进行非线性预处理
  • 各树突分支独立处理局部感受野
  • 只有经过筛选的信号才会传递到胞体(soma)

这种"先过滤后累积"的机制,使得生物神经网络在保持高效的同时,能够处理复杂信息。受此启发,香港城市大学团队提出了交叉杆感知树突卷积(CADC)技术,将生物树突的计算原理引入到IMC架构中。

2. CADC核心技术原理

2.1 基本架构设计

CADC的核心创新是在每个交叉杆的输出端嵌入一个非线性树突函数f()。这个函数会先将负值psum归零,再进行后续累加。从数学上看,传统卷积(vConv)的输出可表示为:

y[k] = \sum_s \sum_i (w_s[i,k] \cdot x_s[i])

而CADC将其改造为:

y[k] = \sum_s w_k[s] \cdot f\left(\sum_i (w_s[i,k] \cdot x_s[i])\right)

其中f()定义为:

  • f(x) = 0 (当x ≤ 0时)
  • f(x) = g(x) (当x > 0时)

g(x)可以是ReLU、tanh、平方根等非线性函数。实验表明,对于传统CNN,ReLU效果最佳;而对脉冲神经网络(SNN),平方根函数更优。

2.2 稀疏性创造机制

以一个64×3×3×64的卷积核为例,当使用64×64交叉杆时:

  1. 原始卷积需要9个交叉杆并行计算
  2. 每个交叉杆产生8bit psum
  3. 传统方法需要缓冲和传输所有9个psum(共72bit)
  4. CADC通过f()将负值psum归零,平均保留3个非零psum
  5. 配合9bit的零值掩码,最终只需33bit存储(压缩率2.2×)
  6. 累加操作从8次减少到2次(效率提升4×)

这种设计在多个基准测试中表现出色:

  • LeNet-5(MNIST):psum减少80%
  • ResNet-18(CIFAR-10):psum减少54%
  • VGG-16(CIFAR-100):psum减少66%
  • SNN(DVS Gesture):psum减少88%

3. 硬件实现细节

3.1 双9T SRAM存储单元

CADC采用创新的双9T SRAM存储单元设计,关键特性包括:

  • 面积仅3.6μm×1.9μm(65nm工艺)
  • 支持三值权重存储(-1,0,+1)
  • 解耦的读路径由6个NMOS晶体管组成
  • 通过RWLN/RWLP实现有符号输入
  • 差分读位线(RBLL/RBLR)输出乘法结果

存储状态与读操作关系:

权重状态VL电压VR电压正输入效果负输入效果
+1RBLR放电RBLL放电
0无放电无放电
-1RBLL放电RBLR放电

3.2 内存计算ADC设计

传统IMC架构需要额外的2^n个校准单元来生成ADC参考电压。CADC的创新之处在于:

  1. 利用双9T单元的负输入路径生成初始电压Vinit
  2. 正输入路径产生斜坡参考信号
  3. 当MAC输出≤0时,比较器自动输出0(实现ReLU)
  4. 可配置非线性模式支持√x、x²等函数

这种设计使ADC面积占比从常规的57%降至14.9%,同时支持1-5bit可配置精度。在65nm工艺下,整个256×256宏单元仅占0.5mm²,能效达725.4 TOPS/W。

4. 性能优势与实测结果

4.1 精度表现

在不同网络和交叉杆尺寸下,CADC展现出优异的精度保持能力:

网络数据集基线精度CADC精度变化范围最佳交叉杆尺寸
LeNet-5MNIST99.04%+0.11% ~ +0.19%128×128
ResNet-18CIFAR-1093.41%-0.04% ~ -0.27%256×256
VGG-16CIFAR-10072.28%+0.99% ~ +1.60%256×256
SNNDVS Gesture91.48%-0.57% ~ +1.32%128×128

特别值得注意的是,CADC产生的稀疏性有效缓解了ADC量化噪声的累积效应:

  • LeNet-5:仅0.01%精度损失
  • ResNet-18:0.1%精度损失
  • VGG-16:0.5%精度损失
  • SNN:0.9%精度损失

4.2 系统级能效

在ResNet-18/CIFAR-10测试中,CADC实现了全方位的能效提升:

  1. 累加能耗:降低47.9%(通过零跳过技术)
  2. 缓冲能耗:降低29.3%(通过零压缩技术)
  3. 传输能耗:降低29.3%

整体宏单元的能量分布:

  • 预充电操作:40.7%
  • 灵敏放大器:35.3%
  • 其他逻辑:10.4%
  • 突触阵列:7.8%
  • 零压缩/跳过:4.5%
  • ADC:1.4%

最终实现的系统级性能:

  • 算力:2.15 TOPS
  • 能效:40.8 TOPS/W
  • 相比现有IMC加速器:11-18倍速度提升,1.9-22.9倍能效提升

5. 工程实践中的关键考量

5.1 非线性函数选择

实验对比了四种树突非线性函数的表现:

函数类型LeNet-5ResNet-18VGG-16SNN
ReLU99.18%93.14%73.27%91.48%
平方根98.81%60.80%35.20%92.90%
平方98.42%90.52%59.52%91.67%
tanh99.05%92.90%73.23%91.57%

结果显示:

  • 传统CNN首选ReLU
  • SNN更适合平方根函数
  • tanh在多数情况下可作为折中选择

5.2 工艺角与温度稳定性

在65nm工艺下,CADC宏单元表现出优异的鲁棒性:

  • 温度范围:0°C~70°C
  • 工艺角:TT/FF/SS
  • ADC误差均值:-0.11 LSB(27°C@TT)
  • ADC误差标准差:0.56 LSB

这种稳定性主要得益于:

  1. 差分计算架构抵消共模干扰
  2. 复制偏置技术补偿工艺波动
  3. 电流模操作降低电压敏感性

6. 应用前景与扩展方向

CADC技术不仅适用于SRAM IMC,同样可应用于RRAM等其他内存计算架构。在实际部署时,工程师需要考虑:

  1. 交叉杆尺寸权衡

    • 大交叉杆减少分区但增加制造难度
    • 小交叉杆提高灵活性但增加psum
    • 128×128~256×256是较优选择
  2. 精度配置策略

    • 输入/输出:4~5bit
    • 权重:2bit
    • ADC:4~6bit
  3. 扩展应用场景

    • 视觉Transformer的MLP层
    • 图神经网络的聚合操作
    • 时序预测模型的卷积模块

我在实际芯片测试中发现,CADC的零压缩模块需要特别注意时序收敛问题。建议采用两级流水设计,第一周期生成零掩码,第二周期完成数据重组。同时,对于特别深的神经网络,可以考虑分层配置树突函数,浅层使用较强非线性,深层接近线性,这样能在保持稀疏性的同时减少精度损失。

http://www.jsqmd.com/news/1098465/

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