数字 IC 求职加分项：10 节课吃透大厂必考 Verilog 全考点
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第 1 课：硬件思维重塑 + Verilog基本语法学习
1.课程介绍与学习目标
2.什么是硬件描述语言（HDL）？
3.核心区别：Verilog (并行硬件) vs C 语言 (串行软件)
4.模块的定义与结构
5.模块名、信号名命名规则
6.数据类型介绍
7.操作符及其表达式
8.条件语句、分支语句、循环语句
9.模块实例化，显式和隐式
10.常见的语法错误示例
第 2 课：组合逻辑电路详解
1.组合逻辑的三种描述方式：assign,always @(*), 三元运算符
2.always @(*)的正确使用方法
3.组合逻辑电路常见的问题，引入Latch和组合逻辑环路
4.Latch的定义和使用规范
5.常见组合逻辑电路描述，多路选择器、编解码器、逻辑算术运算
6.组合逻辑的毛刺（Glitch）问题及其成因
7.case/casex/casez 综合差异与坑点
第 3 课：时序逻辑电路详解
1.时序逻辑电路的描述方式
2.时序逻辑的基本单元：D 触发器（DFF）
3.复位（Reset）的重要性：给电路一个确定的初始状态
4.复位端、置位端。同步复位和异步复位
5.串行移位器、串并转换和并串转换电路
第 4 课：典型电路详解计数器 + 分频器+ 线性反馈移位寄存器
1.计数器的基本结构与设计思路
2.任意进制计数器设计方法
3.同步清零 vs 异步清零的应用
4.分频器原理：偶数分频
5.奇数分频的实现技巧
6.小数分频（如 2.5 分频）的实现
7.计数器溢出与位宽选择
第 5 课：同步电路和异步电路
1.同步电路定义 + 标准代码模板；
2.同步电路优缺点、工程规范；
3.异步电路分类：异步复位、跨时钟 CDC、Latch 异步逻辑；
4.异步电路代码、风险、亚稳态原理；
5.表格对比两类电路；
6.高频面试问答 + 代码查错练习。
7.同步FIFO和异步FIFO
第 6 课：带状态机的实例
1.什么是有限状态机（FSM）？
2.一段式状态机：优缺点分析
3.二段式状态机：优缺点分析
4.三段式状态机：工业标准，为什么是最佳选择？
5.状态编码：二进制、格雷码、独热码
6.状态机设计步骤
7.状态机的冗余状态与自恢复设计
8.Mealy型FSM的设计描述
9.序列检测器
第 7 课：跨时钟域处理
1.亚稳态产生原理
2.单 bit 跨时钟：两级同步器标准结构
3.多 bit 跨时钟风险（禁止直接打拍）
4.边沿检测 + 同步组合电路
5.异步FIFO处理多位跨时钟域示例
第 8 课：高阶语法面试专项
1.generate语句：批量生成硬件结构
2.for循环在generate中的应用
3.function：纯组合逻辑的函数
4.task：可以包含时序控制的任务
5.functionvstask：关键区别与应用场景
6.可综合与不可综合的边界
第 9 课：Testbench写法
1.为什么需要 Testbench？
2.Testbench 的基本结构
3.激励生成：时钟、复位
4.initial块和always块在 TB 中的应用
5.fork-join与fork-join_none：并发激励
6.波形打印与观测：$display,$strobe,$monitor
7.仿真结束与调试：$finish,$stop
8.常见仿真问题排查：X 态、竞争
第 10 课：IP集成与使用、代码风格
1.IP集成和例化
2.Spyglass规则简介
3.组合逻辑电路的优化方法
4.好的代码风格