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TMS320C6421 DSP复位机制与时钟系统配置实战详解

news 2026/7/27 8:41:05

1. 项目概述与核心价值

在嵌入式DSP系统开发中，尤其是像TMS320C6421这样功能复杂的定点数字信号处理器，最让人头疼的往往不是算法实现，而是系统上电和复位后那一瞬间的“黑盒”状态。你是否遇到过这样的场景：精心编写的代码，烧录后DSP毫无反应；或者在调试过程中，程序意外跑飞后，无论怎么按复位键，系统都无法回到可控状态，只能断电重启？这些问题，十有八九都跟复位机制和时钟系统的理解不到位有关。

复位和时钟，是DSP稳定运行的“地基”与“脉搏”。复位机制决定了处理器从哪个起点开始“起跑”，而时钟系统则控制着它“奔跑”的节奏和速度。TMS320C6421的复位系统并非简单的“一键重启”，它包含了上电复位、热复位、最大复位、CPU本地复位和外设本地复位等多种模式，每种模式触发的条件、复位的范围以及对系统状态的影响都截然不同。与此同时，其双PLL时钟架构（PLL1和PLL2）为不同的时钟域提供灵活的频率配置，但配置不当极易导致系统锁死或外设通信异常。

本文将深入拆解TMS320C6421的复位机制与时钟系统。我会结合多年的硬件调试经验，不仅告诉你数据手册上的寄存器位定义，更会重点解释这些设计背后的“为什么”，以及在实际硬件设计和软件初始化中，那些容易踩坑的细节。例如，最大复位（Max Reset）发生时，为什么Boot配置引脚的状态不会被重新锁存？不同复位源同时发生时，优先级如何裁定？在配置PLL倍频和分频时，除了计算频率，还需要注意哪些隐藏的时序约束？理解了这些，你才能真正驾驭这颗DSP，确保你的音视频处理、通信基站或工业控制应用，能够从每一次上电或异常中稳定、可靠地启动。

2. 复位机制深度解析：不止是重启

TMS320C6421的复位机制是一个多层次、可配置的复杂系统。它远非一个简单的复位引脚拉低再拉高那么简单。理解不同复位类型的差异、触发源以及复位后芯片的精确状态，是进行可靠系统设计的第一步。

2.1 复位类型全景图与优先级仲裁

根据复位的影响范围和触发源，C6421的复位主要分为以下几类，它们之间存在明确的优先级关系：

上电复位（Power-on Reset, POR）：当芯片电源上电，达到稳定阈值时由内部电路产生。这是最彻底、优先级最高的复位，会初始化芯片的所有逻辑和寄存器。
热复位（Warm Reset）：通过外部RESET引脚拉低触发。其复位范围与POR类似，但某些状态（取决于具体设计）可能被保留。它会重新锁存Boot和配置引脚。
最大复位（Maximum Reset, Max Reset）：由仿真器（通过ICEPICK模块）或看门狗定时器（Timer 2）触发。这是本文的重点之一。其效果类似于热复位，但有一个关键区别：Boot和配置引脚的状态不会被重新锁存，芯片将使用复位前已锁存在BOOTCFG寄存器中的值。这对于调试和从程序跑飞中恢复至关重要。
CPU本地复位（CPU Local Reset）：通过Power and Sleep Controller（PSC）模块的MDCTL[39].LRST位由主机（如通过HPI接口的另一处理器）发起。它只复位C64x+ DSP内核，而其从DMA端口和内部存储器保持可访问状态。常用于多核系统中的主处理器对DSP核进行单独控制。
外设本地复位（Peripheral Local Reset）：同样通过PSC模块，可以对单个外设（如UART、McASP等）进行复位，而不影响系统其他部分。这在进行外设动态重配置或错误恢复时非常有用。

当多个复位源同时发生时，复位控制器（PLLC的一部分）只会处理优先级最高的请求。其优先级从高到低依次为：POR > Max Reset > Warm Reset > CPU Reset。这个优先级决定了在复杂故障场景下，哪种复位机制最终生效。例如，即使你手动按下了复位按钮（触发Warm Reset），如果此时看门狗超时（触发Max Reset），系统仍将执行Max Reset流程。

2.2 最大复位（Max Reset）的触发与流程详解

最大复位是调试和系统容错的关键机制。它主要有两个触发源：

仿真器触发：在Code Composer Studio™ IDE中，通过菜单Debug → Advanced Resets → System Reset执行。该复位由ICEPICK调试模块发起，不可屏蔽。
看门狗定时器触发：当看门狗定时器（Timer 2）的计数器减到零时触发，用于从程序“跑飞”等失控状态中恢复。可以通过清除TIMERCTL.WDRST位来屏蔽看门狗的超时复位功能。

最大复位的完整序列如下：

复位触发与芯片级复位：当Max Reset被触发后，复位信号会传递到整个芯片，复位除仿真逻辑（用于保持调试连接）外的所有片上模块。同时，PLL控制器被复位，切换回PLL旁路模式（PLL Bypass Mode），其所有寄存器恢复为默认值。PLL1和PLL2都会失锁。此时，RESETOUT引脚被置为低电平（有效），指示设备处于复位状态。
设备初始化与时钟暂停：设备初始化完成后，PLL控制器会暂停系统时钟（SYSCLK）10个周期。这10个周期的暂停，是为了确保时钟域之间的同步和逻辑状态的稳定，是硬件设计的一个关键安全措施。在这10个周期结束时，RESETOUT引脚被释放（变为高电平）。

复位完成后的关键状态：

I/O引脚由默认外设控制（由PINMUX0和PINMUX1寄存器的默认值决定）。
每个外设的时钟和复位状态由Power and Sleep Controller（PSC）的默认设置决定。
PLL控制器运行在旁路模式。
C64x+内核开始从DSPBOOTADDR地址取指执行（该地址由Boot模式选择决定）。

关键经验：最大复位后，Boot模式使用的是复位前锁存的值（BOOTCFG寄存器内容）。这意味着，如果你在运行时通过软件改变了Boot相关配置，然后触发了一个Max Reset（比如看门狗复位），系统将以新的配置重新启动，而不是回到硬件引脚设定的状态。这在设计远程更新或动态启动配置时，是一个需要特别注意的行为。

2.3 复位期间的引脚行为：避免总线冲突的关键

复位期间，芯片引脚的行为并非全部三态或保持固定电平，而是根据其功能分组，表现出不同的行为。这是硬件工程师在设计外围电路时，必须仔细核对的部分，否则可能导致上电瞬间的电源短路或总线竞争。

C6421将引脚在复位期间的行为分为多个组，以下是核心几组的解读：

Boot和配置引脚组：包括BOOTMODE[3:0]、LENDIAN等。在RESETOUT有效（低电平）期间，这些引脚被强制设置为三态（Hi-Z）。这是为了确保外部电路（如CPLD、Flash）能够可靠地将配置电平驱动到这些引脚上，供芯片在复位释放时锁存。RESETOUT无效后，它们由各自的默认外设控制。
默认掉电引脚组：由VDD3P3V_PWDN寄存器控制，默认为了省电而关闭某些3.3V引脚的电平输出。这些引脚在复位期间既被断电，又呈现高阻态。
Z+/Low 与 Z+/High 组：在全局复位有效期间为三态，并在整个RESETOUT有效期间保持三态。仅在RESETOUT释放后，才分别驱动为低电平或高电平。这种“延迟驱动”行为，是为了让外部总线上的其他设备有更充分的时间完成复位，避免驱动冲突。
Z/Low 与 Z/High 组：在全局复位有效期间为三态，但在复位源释放后（RESETOUT可能仍为低），立即驱动为低或高。与上一组相比，驱动行为更早。
Low/High 组：默认即为固定低电平或高电平，并在复位期间始终保持，直到被使能的外设重新配置。
时钟组：主要指CLKOUT0引脚。默认情况下它有时钟输出，在RESETOUT释放前会暂停片刻。

以EMIFA接口引脚为例：

EM_A[4], EM_A[2:0]属于Z+/Low组：复位期间高阻，RESETOUT释放后驱动为低。
EM_BA[1:0], EM_OE, EM_WE属于Z+/High组：复位期间高阻，RESETOUT释放后驱动为高。
EM_D[7:0]属于Z+/Invalid组：复位期间高阻，RESETOUT释放后驱动为无效值，直到EMIFA外设被PSC使能并配置。

硬件设计避坑指南：在设计与C6421连接的内存（如DDR2）、Flash或FPGA时，必须查阅数据手册中的“Pin Behaviors at Reset”表格和时序图。例如，如果EM_WE（写使能）引脚属于Z+/High组，意味着复位后它为高（无效）。如果你的Flash芯片是低电平写使能，那么直接连接是安全的。但如果你的外设是低电平有效的片选（CS），而对应的DSP引脚复位后默认驱动为低（如某些EM_CS信号），就可能在上电瞬间意外选中外设，造成数据总线冲突。稳妥的做法是，在硬件上为这类关键控制信号增加缓冲器或使用可编程逻辑器件（CPLD）进行上电期间的隔离管理。

2.4 复位控制器的核心寄存器

复位控制器只有一个寄存器，即RSTYPE（复位类型状态寄存器），地址为0x01C4 00E4。该寄存器位于PLL1控制器的地址空间内。通过读取该寄存器，软件可以判断最后一次导致系统复位的根源是什么（POR, Max Reset, Warm Reset, or Local Reset），这对于系统日志记录、故障诊断和恢复策略选择非常有价值。例如，如果发现是看门狗触发的Max Reset，软件可以推断之前可能发生了程序跑飞，从而进行更激进的状态清理。

3. 时钟系统架构与PLL配置实战

稳定的时钟是DSP高速运算的基石。C6421采用双PLL架构，为不同的子系统提供独立、灵活的时钟源，同时也带来了配置上的复杂性。

3.1 时钟输入方案选择与硬件设计要点

C6421支持两种外部时钟输入方案，硬件设计需二选一：

方案一：外部晶体振荡器（15-30 MHz）这是最常用、成本较低且时钟质量较好的方案。需要在MXI和MXO引脚之间连接一个15-30MHz的晶体，并搭配两个负载电容C1和C2到MXVSS（振荡器专用地）。

电容计算：C1和C2的值应满足公式：CL = (C1 * C2) / (C1 + C2)，其中CL是晶体制造商指定的负载电容（通常为10-20pF）。通常取C1 = C2 = 2 * CL - Cstray（Cstray为PCB走线寄生电容，约2-5pF）。一个典型值选择是C1 = C2 = 10pF ~ 22pF。
布局关键：晶体、电容必须尽可能靠近MXI/MXO/MXVSS引脚放置。MXVSS必须单独连接到晶体下方的地平面，并通过一个单独的过孔连接到芯片的MXVSS引脚，切勿直接连接到数字地（VSS）平面，以避免数字噪声干扰振荡器。MXVDD（振荡器电源）可与DDR2的1.8V电源（DVDDR2）同源，但建议经过一个磁珠或小电阻隔离，并紧挨引脚放置去耦电容。

方案二：外部1.8V LVCMOS时钟源当需要更高精度或系统同步时，可采用此方案。将外部有源晶振或时钟发生器的输出直接连接到MXI/CLKIN引脚，MXO悬空，MXVSS连接到数字地（VSS）。

电平要求：必须确保时钟源是1.8V LVCMOS电平标准，其高电平（VIH）和低电平（VIL）需满足C6421的输入电气规格。
时序要求：外部时钟源的频率（15-30MHz）、占空比（45%-55%）、上升/下降时间（<0.05个周期）和周期抖动（<0.02个周期）必须满足数据手册的严格要求（见表6-19）。一个不“干净”的时钟源会直接导致PLL抖动增大，影响系统稳定性。

实操心得：在高速或高精度音频应用中，时钟的相位噪声（抖动）至关重要。如果使用外部LVCMOS时钟，务必选择低抖动的时钟发生器，并为其提供干净的电源和良好的接地。对于晶体方案，除了按公式计算负载电容，更推荐使用晶体厂商提供的匹配计算工具，并考虑PCB的寄生参数。我曾在一个项目中，因晶体负载电容取值不当，导致时钟在低温下启动困难，更换为更合适的电容后问题解决。

3.2 双PLL（PLL1 & PLL2）功能详解与电源滤波

C6421包含两个独立的锁相环：

PLL1：为DSP内核（C64x+）、DMA、以及大部分高速外设（如EMAC, VLYNQ, McASP等）生成系统时钟（SYSCLK1/2/3）。
PLL2：专用于为DDR2内存接口生成所需的时钟（DDR_CLK等）。

两个PLL的电源由同一个外部1.8V引脚（PLLPWR18）供给。此处硬件设计有一个强制要求：必须在PLLPWR18引脚上添加一个外部EMI滤波器电路，如图6-11所示，通常推荐使用Murata的NFM18CC222R1C3。这个滤波器的作用是滤除来自1.8V电源平面的高频噪声，为敏感的PLL模拟电路提供一个极其干净的电源，这是保证PLL低抖动、稳定锁定的关键。滤波器的接地端必须直接连接到芯片下方的纯净地平面。

3.3 PLL配置步骤、时序约束与软件初始化序列

配置PLL不是简单地写几个倍频系数，必须严格遵守电源、复位、使能、等待锁定的时序。以下是配置PLL1的核心步骤及原理：

确保时钟和电源稳定：在操作PLL之前，必须确认外部输入时钟（MXI/CLKIN）稳定运行在15-30MHz范围内，且芯片核心电压（CVDD）和PLL电源（PLLPWR18）已达到额定值并稳定。
PLL上电与稳定化时间（Stabilization Time）：上电、热复位或最大复位后，PLL控制寄存器PLLCTL中的PLLPWRDN位默认为1（掉电）。软件首先需要将其清零（写0）以使能PLL电源。此后必须等待至少150µs的PLL稳定化时间，让内部电压调节器稳定。
配置PLL倍频器（PLLM）和分频器（PLLDIVx）：在PLLPWRDN=0且PLL处于旁路模式（PLLEN=0）时，配置PLLM（倍频系数，范围14-32）和PLLDIV1/2/3（输出时钟分频系数）。这里必须进行频率校验：
- 计算PLLOUT = (MXI/CLKIN频率) * PLLM。此值必须在表6-15/6-16规定的范围内（例如，对于CVDD=1.2V的-6版本芯片，PLLOUT需在300-600MHz之间）。
- 计算SYSCLK1 = PLLOUT / PLLDIV1。此值也必须在对应CVDD电压和芯片速度等级规定的SYSCLK1频率范围内。
- PLL2的配置同理，但其输出频率（PLLOUT）和最终的DDR2时钟（PLL2_SYSCLK1）需满足DDR2接口的速率要求（如266MHz）。
PLL复位与等待复位时间（Reset Time）：将PLLRST位写0，对PLL数字逻辑进行复位。必须等待至少128个输入时钟周期（128 * C，C为CLKIN周期）的PLL复位时间。
释放PLL复位并等待锁定时间（Lock Time）：将PLLRST位写1，释放PLL复位。此时PLL开始尝试锁定到目标频率。必须等待至少2000个输入时钟周期（2000 * C）的PLL锁定时间。在此期间，可以通过查询PLLSTAT寄存器中的PLLSTAT[LOCK]位来确认锁定状态（但TI建议直接等待固定时间）。
切换至PLL模式：确认锁定后，将PLLEN位写1，使系统时钟从旁路模式切换为PLL输出模式。此操作必须在PLL已锁定后进行。

软件初始化代码片段示例（以PLL1为例，假设CLKIN=25MHz，目标SYSCLK1=600MHz）：

// 步骤1: 假设硬件已稳定 // 步骤2: 使能PLL电源，并等待稳定化时间 PLL1->PLLCTL &= ~(1 << 0); // 清除PLLPWRDN位 (假设bit0) delay_us(200); // 等待大于150us，留有余量 // 步骤3: 配置倍频和分频 // 目标PLLOUT = 25MHz * 24 = 600MHz (在300-600MHz范围内) // 目标SYSCLK1 = 600MHz / 1 = 600MHz (需查表确认芯片支持) PLL1->PLLM = 24; // 设置倍频系数 PLL1->PLLDIV1 = 1; // 设置SYSCLK1分频系数 // 步骤4: 复位PLL并等待 PLL1->PLLCTL &= ~(1 << 3); // 清除PLLRST位 (假设bit3) delay_cycles(128 * 40); // 等待128个CLKIN周期 (C=40ns for 25MHz) // 步骤5: 释放PLL复位并等待锁定 PLL1->PLLCTL |= (1 << 3); // 置位PLLRST位 delay_cycles(2000 * 40); // 等待2000个CLKIN周期 // 可选：轮询PLLSTAT[LOCK]位直到为1 while(!(PLL1->PLLSTAT & (1 << LOCK_BIT_POS))) {}; // 步骤6: 切换到PLL模式 PLL1->PLLCTL |= (1 << 4); // 置位PLLEN位 (假设bit4) // 此时系统时钟已切换到PLL输出的600MHz

注意：以上寄存器位偏移为示例，实际开发必须严格参照《TMS320C642x DSP Phase-Locked Loop Controller (PLLC) User‘s Guide》中的寄存器定义。

3.4 时钟域与分频比限制

C6421内部有多个时钟域，如SYSCLK1（CPU核）、SYSCLK2、SYSCLK3等，它们由PLL1的输出经过不同的分频器（PLLDIV1/2/3）产生。这些时钟域之间的频率存在比例限制，以确保内部总线同步和数据传输的正确性。例如，SYSCLK1、SYSCLK2、SYSCLK3之间通常有固定的整数分频比关系（如1:2:4）。在配置PLLDIV寄存器时，必须查阅数据手册“Power and Clock Domains”章节，确保设定的分频比符合芯片要求，否则可能导致系统不稳定或外设无法工作。

4. 复位与时钟协同的软件初始化流程

理解了硬件机制后，一个正确的软件初始化流程是系统成功启动的最后一步。这个流程必须严格按照复位后的硬件状态来设计。

4.1 复位后的启动（Boot）流程解析

复位序列结束后，芯片立即开始启动（Boot）序列。Boot模式由复位时锁存在BOOTCFG寄存器中的值决定（对于Max Reset，则是复用复位前的值）。Bootloader会从指定的外部存储器（如SPI Flash、I2C EEPROM、EMIFA NOR Flash等）或主机端口（如HPI）加载用户代码到内存中。

启动完成后，软件需要执行设备初始化序列。这个序列的核心就是配置PLL和时钟，然后初始化PSC以正确使能外设时钟和解除外设复位。

4.2 标准的软件初始化步骤

一个稳健的初始化流程如下：

关闭看门狗：为防止在初始化过程中看门狗超时触发意外复位，第一步通常是禁用看门狗定时器。
配置PLL1和PLL2：按照前述的PLL配置步骤，依次初始化PLL1（为系统提供时钟）和PLL2（为DDR2提供时钟）。务必遵守所有的稳定化、复位、锁定等待时间。
初始化内存控制器：如果程序后续需要运行在外部DDR2内存中，必须在PLL2配置稳定后，立即按照JEDEC规范初始化DDR2内存控制器。这包括设置时序参数、执行内存训练等复杂操作。
配置Power and Sleep Controller (PSC)：PSC是外设时钟和复位的大门。每个外设（LPSC）在PSC中都有一个对应的模块。软件需要：
- 将外设对应的LPSC状态从SWRSTDISABLE（复位禁用）切换到SYNCSTATUS（使能）。
- 等待PSC确认状态切换完成（查询PTSTAT寄存器）。
- 这个过程就是解除外设的“本地复位”并给其提供时钟。
配置引脚复用（PINMUX）：根据实际硬件连接，配置PINMUX0和PINMUX1寄存器，将芯片引脚功能映射到已使能的外设上。
初始化外设：最后，才轮到初始化具体的UART、EMAC、McASP等外设的寄存器。

避坑指南：顺序的重要性。绝对不要在PLL未配置、时钟未稳定的情况下，去尝试访问依赖高速时钟的外设（如DDR2控制器）。也绝对不要在通过PSC使能某个外设的时钟之前，去读写该外设的寄存器（这会导致总线错误或读取到无意义的值）。我曾调试过一个系统，UART无法发送数据，最后发现是程序员在初始化序列中，先配置了UART的波特率寄存器，然后才去PSC里使能UART的时钟。顺序错了，配置根本未生效。

4.3 利用RSTYPE寄存器进行故障诊断

在系统初始化代码的开头，可以读取RSTYPE寄存器，判断复位原因，并采取不同的策略。

uint32_t reset_cause = *(volatile uint32_t *)0x01C400E4; // RSTYPE地址 switch(reset_cause) { case POR_CAUSE: // 上电复位，进行最完整的初始化 full_initialization(); break; case MAX_RESET_CAUSE: // 看门狗或仿真器复位，可能是程序跑飞 log_error("Max Reset occurred!"); // 可以尝试恢复关键数据，或进行温和的重置 partial_recovery_initialization(); break; case WARM_RESET_CAUSE: // 外部复位引脚触发 // 可能是用户手动复位，按需初始化 break; default: break; }

这种区分处理，可以增强系统的鲁棒性和可调试性。

5. 常见问题排查与调试技巧实录

在实际项目中，复位和时钟问题表现形式多样，以下是一些典型问题及排查思路。

5.1 DSP上电后无任何反应，仿真器无法连接

问题现象：板卡上电，测量电源电压正常，但DSP似乎没有运行，CCS无法建立连接。
排查思路：
1. 检查时钟：用示波器测量MXI/CLKIN引脚是否有15-30MHz的时钟波形？幅度是否达到1.8V LVCMOS电平？如果使用晶体，波形是否为正弦波或近似正弦波，幅度是否足够？没有时钟，一切免谈。
2. 检查复位信号：测量RESET引脚和RESETOUT引脚。上电后RESET应被外部电路拉高（无效）。RESETOUT在上电后应有一个从低到高的跳变。如果RESETOUT一直为低，说明芯片一直处于复位状态。
3. 检查Boot配置引脚：用万用表或示波器检查BOOTMODE[3:0]等配置引脚的上拉/下拉电阻是否焊接正确，在上电过程中电平是否被正确锁存。错误的Boot模式会导致DSP从错误地址取指。
4. 检查PLL电源滤波：确认PLLPWR18引脚上的EMI滤波器是否已正确焊接。用示波器交流耦合档观察该引脚上的噪声，如果噪声过大，PLL可能无法锁定。
5. 检查仿真器接口：确认JTAG的TCK、TMS、TDI、TDO连接正确，TRST引脚是否有正确的上拉/下拉。

5.2 程序偶尔跑飞，看门狗复位后行为异常

问题现象：系统运行一段时间后死机，看门狗复位后，有时能恢复，有时不能，或者Boot模式变了。
排查思路：
1. 理解Max Reset特性：回忆一下，最大复位不会重新锁存Boot引脚。如果你的程序在运行时修改了BOOTCFG寄存器（或影响Boot配置的某个GPIO状态），那么看门狗复位后，DSP将以修改后的配置启动，这可能不是你所期望的。检查软件中是否有此类操作。
2. 检查关键数据区：看门狗复位是最大复位，会复位大部分模块。如果程序状态或关键数据存储在未受保护的内存中（如未初始化的全局变量区），复位后这些数据会丢失。确保关键状态保存在非易失性存储器中，或在初始化时能从默认值恢复。
3. 电源完整性：在程序跑飞瞬间，用示波器抓取核心电压（CVDD）和DDR2电源的纹波。瞬间的大电流负载可能导致电压跌落，引发逻辑错误。确保电源路径足够宽，去耦电容容值和布局合理。

5.3 系统运行不稳定，偶发数据错误

问题现象：DSP能启动，但运行复杂算法或高负载时，出现数据计算错误、内存访问错误等。
排查思路：
1. PLL配置与时钟质量：确认PLL的倍频和分频配置是否超出了芯片数据手册对该速度等级和电压下的频率限制（表6-15，6-16）。超频是极不稳定的根源。用示波器测量CLKOUT0（如果使能）的波形，看边沿是否陡峭，抖动是否过大。
2. 时钟域交叉问题：如果软件动态修改了PLL分频比（PLLDIV），必须严格按照PLLC用户指南中的序列操作，并等待DCHANGE寄存器指示修改完成。不正确的动态时钟切换会导致同步失败。
3. DDR2时序：如果问题发生在访问外部DDR2内存时，重点检查PLL2为DDR2生成的时钟频率和相位是否满足内存颗粒的要求。使用芯片提供的DDR2初始化代码和校准功能。
4. 散热：触摸芯片表面是否过热。过热会导致时序裕量减小，引发偶发错误。确保散热措施得当。

5.4 外设无法正常工作

问题现象：某个外设（如UART、SPI）初始化后，发送或接收不到数据。
排查思路：
1. PSC使能了吗？这是最常见的原因。确认在访问该外设寄存器之前，已通过PSC将其对应的LPSC模块状态切换到了ENABLE状态，并等待状态切换完成。
2. 引脚复用配置正确吗？确认PINMUX寄存器已将该外设的信号映射到了正确的物理引脚上。
3. 外设时钟源对吗？有些外设（如McASP）的时钟可能来自SYSCLK2或SYSCLK3，而不是SYSCLK1。确认PLLDIV2/3的配置是否正确，以及该时钟是否通过PSC使能给了对应外设。
4. 外设本地复位释放了吗？除了PSC的模块使能，有些外设内部可能还有软件可控制的复位位，需要将其释放。

复位与时钟是DSP系统的“任督二脉”，打通了，系统才能气血通畅，稳定运行。希望这篇结合了手册理论与实战经验的详解，能帮助你更自信地驾驭TMS320C6421，让它在你的产品中发挥出全部潜力。记住，仔细阅读数据手册，严格遵循时序和配置流程，并在硬件设计上多花心思做好电源和时钟的完整性，是避免大多数诡异问题的根本。

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