FPGA中UART串口模块
本文本质为学习笔记的总结
基本原理不在赘述。
下面是串口读模块，用串口uart_rxd将外部输入的串行数据转换为并行数据由uart_data输出。
module UART_get( input sys_clk,//系统时钟 input sys_rst_n,//系统复位，低电平有效 input uart_rxd,//数据输入端口，将此端口传入的串行数据转化为并行数据存在uart_data中 output reg [7:0] uart_data,//存储串行数据转换后的并行数据 output reg uart_done//数据接收完毕标志信号，当数据接收完后变为高电平 ); //********************只需修改下面参数即可移植******************************** parameter CLK=50_000_000;//频率 parameter BPS=115200;//波特率 //************************************************************************* parameter Baud=CLK/BPS;//计数次数 reg uart_rxd_d0;//用于消除起始信号的亚稳态 reg uart_rxd_d1;//用于消除起始信号的亚稳态 reg rx_flag;//数据帧标志位（接收），当起始信号出现后被拉为高电平，数据可以开始接收 reg [3:0]rx_cnt;//数据位计数，0位是起始位，1--8为数据位，9可以为校验位（但这里没有设置校验位） reg [15:0]clk_cnt;//波特率计数 reg [7:0]rx_data;//用于寄存串转并的数据 wire start_flag;//下降沿检测标志位 always@(posedge sys_clk or negedge sys_rst_n)begin//消除亚稳态 if(sys_rst_n==0)begin//复位置为高电平，表示数据位未开始 uart_rxd_d0<=1; uart_rxd_d1<=1; end else begin uart_rxd_d0<=uart_rxd; uart_rxd_d1<=uart_rxd_d0; end end assign start_flag=uart_rxd_d1&&(~uart_rxd_d0);//检测uart_rxd下降沿,uart_rxd下降沿表示起始位 always@(posedge sys_clk or negedge sys_rst_n)begin//数据帧标志位设置 if(sys_rst_n==0)rx_flag<=0;//复位清零 else if(start_flag==1)rx_flag<=1;//uart_rxd下降沿检测标志位为真，开启数据帧标志位，开始数据接受 else if((rx_cnt==4'd9)&&(clk_cnt==Baud/2))rx_flag<=0;//表示数据接收完毕后的一半波特率时将数据帧标志位关闭 else rx_flag<=rx_flag;//其它情况数据帧标志位不变 end always@(posedge sys_clk or negedge sys_rst_n)begin//波特率计数 if(sys_rst_n==0)clk_cnt<=0;//复位清零 else if(rx_flag==1)begin//在开启数据帧标志位的情况下开始计数 if(clk_cnt<Baud)clk_cnt<=clk_cnt+1;//计数不到一个波特率周期就继续计数 else clk_cnt<=0;//否则计数清零 end else clk_cnt<=0;//数据帧标志位未开启的情况下计数始终为0 end always@(posedge sys_clk or negedge sys_rst_n)begin//数据位计数 if(sys_rst_n==0)rx_cnt<=0;//复位清零 else if(rx_flag==1)begin//在开启数据帧标志位的情况下开始计数 if(clk_cnt==Baud-1)begin//并且每到一个波特率周期进行一次计数 if(rx_cnt==9)rx_cnt<=0;//计数完就清零 else rx_cnt<=rx_cnt+1;//否则继续计数 end end else rx_cnt<=0;//数据帧标志位未开启的情况下计数始终为0 end always@(posedge sys_clk or negedge sys_rst_n)begin//接收数据，并进行串转并 if(sys_rst_n==0)rx_data<=0;//复位清零 else if(rx_flag==1)begin//在开启数据帧标志位的情况下开始接收数据，并进行串转并 if(clk_cnt==Baud/2)begin//计数一半时串口uart_rxd_d1的数据相对要更稳定，此时读取串口上的数据更稳妥 case(rx_cnt) 4'd1:rx_data[0]<=uart_rxd_d1; 4'd2:rx_data[1]<=uart_rxd_d1; 4'd3:rx_data[2]<=uart_rxd_d1; 4'd4:rx_data[3]<=uart_rxd_d1; 4'd5:rx_data[4]<=uart_rxd_d1; 4'd6:rx_data[5]<=uart_rxd_d1; 4'd7:rx_data[6]<=uart_rxd_d1; 4'd8:rx_data[7]<=uart_rxd_d1; default:rx_data<=0; endcase end end end always@(posedge sys_clk or negedge sys_rst_n)begin//数据接收完的情况处理 if(sys_rst_n==0)begin uart_done<=0;//复位将数据接收完的标志位置零 uart_data<=0;//接收在寄存器中的数据清零 end else if(rx_cnt==4'd9)begin//计数到第9位说明数据已经接收完毕 uart_done<=1;//将数据接收完的标志位置1，数据帧标志位将被关闭，数据接收将停止 uart_data<=rx_data;//将寄存器中完整的数据转移并保存到uart_data中 end else begin uart_done<=0;//其它情况数据接收完的标志位置零 uart_data<=uart_data;//数据保持 end end endmodule下面是串口写模块，输入并行数据uart_din,并串转换后由串口uart_txd输出。
module UART_put( input sys_clk,//系统时钟 input sys_rst_n,//系统复位，低电平有效 input uart_en,//发送使能信号，高电平有效 output reg uart_txd,//数据发送端口 input [7:0] uart_din//需要发送的数据 ); parameter CLK=50_000_000;//频率 parameter BPS=115200;//波特率 parameter Baud=CLK/BPS;//计数次数 reg uart_en_d0;//用于消除起始信号的亚稳态 reg uart_en_d1;//用于消除起始信号的亚稳态 reg tx_flag;//数据帧标志位（发送） reg [3:0]tx_cnt;//数据位计数，0位是起始位，1--8为数据位，9为停止位10可以为校验位（但这里没有设置校验位） reg [15:0]clk_cnt;//波特率计数 reg [7:0]tx_data;//寄存器，将需要发送的数据寄存一下 wire en_flag;//下降沿检测标志位 always@(posedge sys_clk or negedge sys_rst_n)begin//消除亚稳态 if(sys_rst_n==0)begin uart_en_d0<=1; uart_en_d1<=1; end else begin uart_en_d0<=uart_en; uart_en_d1<=uart_en_d0; end end assign en_flag=uart_en_d0&&(~uart_en_d1);//检测上升沿，即使能信号传输过来的瞬间的下降沿 always@(posedge sys_clk or negedge sys_rst_n)begin if(sys_rst_n==0)tx_data<=0;//复位清零 else if(en_flag==1)tx_data<=uart_din;//下降沿出现瞬间将需要发送的数据寄存 else tx_data<=tx_data;//其余时间保持寄存器的数据 end always@(posedge sys_clk or negedge sys_rst_n)begin if(sys_rst_n==0)tx_flag<=0;//复位清零 else if(en_flag==1)tx_flag<=1;//当检测到使能信号的下降沿后，en_flag会被拉高，从而开启数据帧标志位 else if((tx_cnt==4'd9)&&(clk_cnt==Baud/2))tx_flag<=0;//当数据传输完毕后的半个波特率后数据帧标志位关闭 else tx_flag<=tx_flag; //其余时间里数据帧标志位保持不变 end always@(posedge sys_clk or negedge sys_rst_n)begin//波特率计数 if(sys_rst_n==0)clk_cnt<=0;//复位清零 else if(tx_flag==1)begin//在开启数据帧标志位的情况下开始计数 if(clk_cnt<Baud)clk_cnt<=clk_cnt+1;//计数不到一个波特率周期就继续计数 else clk_cnt<=0;//计数完就清零 end else clk_cnt<=0;//数据帧标志位未开启的情况下计数始终为0 end always@(posedge sys_clk or negedge sys_rst_n)begin if(sys_rst_n==0)tx_cnt<=0;//复位清零 else if(tx_flag==1)begin//在开启数据帧标志位的情况下开始计数 if(clk_cnt==Baud-1)begin//并且每到一个波特率周期进行一次计数 if(tx_cnt==9)tx_cnt<=0;//计数完就清零 else tx_cnt<=tx_cnt+1;//否则继续计数 end end else tx_cnt<=0;//数据帧标志位未开启的情况下计数始终为0 end always@(posedge sys_clk or negedge sys_rst_n)begin if(sys_rst_n==0)uart_txd<=1;//复位发送端拉高 else if(tx_flag==1)begin//在开启数据帧标志位的情况下开始发送数据 if(clk_cnt==0)begin//每个波特率周期发送一次 case(tx_cnt) 4'd0:uart_txd<=0;//起始位 4'd1:uart_txd<=tx_data[0]; 4'd2:uart_txd<=tx_data[1]; 4'd3:uart_txd<=tx_data[2]; 4'd4:uart_txd<=tx_data[3]; 4'd5:uart_txd<=tx_data[4]; 4'd6:uart_txd<=tx_data[5]; 4'd7:uart_txd<=tx_data[6]; 4'd8:uart_txd<=tx_data[7]; 4'd9:uart_txd<=1;//停止位 default:uart_txd<=0;//发送结束，数据帧标志位将被关闭 endcase end end end endmodule下面是顶层模块，将读写模块合并。
module UART( input sys_clk, //系统时钟 input sys_rst_n, //系统复位，低电平有效 output [7:0] get_data, //通过串口向外读取到的数据 input uart_rxd, //数据接收端口 input [7:0] put_data, //通过串口向外输出的数据 output uart_txd //数据发送端口 ); wire uart_done;//接停止标志，这里作为发送的起始信号 UART_put UART_put( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_en (uart_done), .uart_txd (uart_txd), .uart_din (put_data) ); UART_get UART_get( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_rxd (uart_rxd), .uart_data (get_data), .uart_done (uart_done) ); endmodule综合后的Schematic 视图.