FPGA显示进阶：不用BRAM，如何用ROM存储并居中显示一张图片？
FPGA图像显示优化：ROM存储与居中显示的工程实践
在资源受限的FPGA开发板上实现图像显示，往往需要在存储效率和显示效果之间寻找平衡点。当BRAM资源紧张时，将图像数据存储在ROM中并精确控制显示位置，成为了一种既节省资源又满足需求的解决方案。本文将深入探讨如何在不使用BRAM的情况下，通过ROM存储图像数据，并在屏幕上实现居中显示的技术细节。
1. 资源受限场景下的图像存储方案
当使用XC7A35T这类BRAM资源有限的FPGA芯片时，直接存储高分辨率图像数据会面临存储空间不足的问题。此时，ROM（Read-Only Memory）提供了一种替代方案，它不占用宝贵的BRAM资源，而是使用FPGA的逻辑资源来实现数据存储。
1.1 图像数据转换与ROM生成
将图像转换为FPGA可读取的格式是整个流程的第一步。常用的工具如Img2Lcd可以将常见图像格式（如JPEG、PNG）转换为FPGA友好的数据格式：
# 图像转换基本流程示例 1. 使用Img2Lcd打开源图像文件 2. 设置输出格式为RGB565（16位色） 3. 生成包含像素数据的文本文件 4. 将文本文件转换为.coe格式供Vivado使用生成的.coe文件包含以下关键信息：
| 参数 | 值 |
|---|---|
| 数据格式 | RGB565 |
| 图像宽度 | 320像素 |
| 图像高度 | 240像素 |
| 数据组织方式 | 行优先 |
1.2 ROM IP核的配置与优化
在Vivado中创建ROM IP核时，需要注意以下关键配置项：
- 存储类型：选择Distributed ROM（分布式ROM）而非Block ROM
- 数据宽度：设置为16以匹配RGB565格式
- 深度：320×240=76800（对应图像像素总数）
- 初始化文件：选择之前生成的.coe文件
提示：分布式ROM会占用LUT资源，但相比BRAM，在小型图像存储场景下通常更为经济。
2. 显示位置控制的数学原理
在640×480的屏幕上居中显示320×240的图像，需要精确计算显示区域的起始和结束位置。这涉及到屏幕坐标与图像坐标之间的映射关系。
2.1 居中算法的数学推导
显示位置的计算可以分解为水平和垂直两个方向：
水平方向：
- 屏幕宽度：640像素
- 图像宽度：320像素
- 水平起始位置：(640 - 320)/2 = 160
- 水平结束位置：160 + 320 - 1 = 479
垂直方向：
- 屏幕高度：480像素
- 图像高度：240像素
- 垂直起始位置：(480 - 240)/2 = 120
- 垂直结束位置：120 + 240 - 1 = 359
2.2 Verilog实现示例
// 居中显示的位置计算 parameter SCREEN_WIDTH = 640; parameter SCREEN_HEIGHT = 480; parameter IMG_WIDTH = 320; parameter IMG_HEIGHT = 240; // 计算显示区域边界 localparam H_START = (SCREEN_WIDTH - IMG_WIDTH)/2; localparam H_END = H_START + IMG_WIDTH - 1; localparam V_START = (SCREEN_HEIGHT - IMG_HEIGHT)/2; localparam V_END = V_START + IMG_HEIGHT - 1; // 判断当前像素是否在图像显示区域内 wire in_image_area = (h_count >= H_START) && (h_count <= H_END) && (v_count >= V_START) && (v_count <= V_END);3. 视频驱动模块的设计与优化
视频驱动模块是连接图像数据和实际显示的关键环节，需要精确控制时序和数据处理流程。
3.1 模块信号与功能设计
video_driver模块需要处理的主要信号包括：
| 信号名称 | 方向 | 位宽 | 描述 |
|---|---|---|---|
| pixel_clk | I | 1 | 像素时钟 |
| rst_n | I | 1 | 异步复位（低电平有效） |
| video_hs | O | 1 | 行同步信号 |
| video_vs | O | 1 | 场同步信号 |
| video_rgb | O | 16 | RGB565格式的视频数据输出 |
| video_en | O | 1 | 视频数据有效信号 |
3.2 图像数据读取与显示控制
图像数据的读取需要与显示位置精确同步：
行计数器管理：
- 每像素周期递增h_count
- 达到行结束时复位并递增v_count
- 生成行同步脉冲
图像数据读取：
- 当像素位于图像显示区域内时
- 计算ROM地址：addr = (v_count-V_START)*IMG_WIDTH + (h_count-H_START)
- 读取ROM数据并输出
video_en信号生成：
- 仅在图像显示区域内置高
- 其他区域保持低电平
// 图像数据读取逻辑示例 always @(posedge pixel_clk or negedge rst_n) begin if(!rst_n) begin rom_addr <= 0; video_rgb <= 16'h0000; video_en <= 1'b0; end else begin if(in_image_area) begin rom_addr <= (v_count-V_START)*IMG_WIDTH + (h_count-H_START); video_rgb <= rom_data; video_en <= 1'b1; end else begin video_rgb <= 16'h0000; video_en <= 1'b0; end end end4. 系统集成与性能优化
将各个模块整合成一个完整的系统时，需要考虑时钟域、数据通路和资源利用等多方面因素。
4.1 时钟域管理
典型的显示系统需要多个相关时钟：
- 像素时钟：25MHz（640x480@60Hz）
- 并串转换时钟：125MHz（像素时钟的5倍，用于DDR模式）
- ROM读取时钟：通常与像素时钟同步
注意：跨时钟域信号需要妥善处理，特别是复位信号和配置信号。
4.2 资源使用优化技巧
在资源受限的FPGA上实现图像显示时，可以采用以下优化策略：
- 数据位宽压缩：从RGB888（24位）转为RGB565（16位）
- 图像分块存储：大图像分割为多个小块，按需加载
- 颜色查找表：使用索引色代替直接颜色值
- 时序优化：合理安排逻辑层级，提高时序裕量
4.3 常见问题与调试技巧
在实际实现过程中可能会遇到以下典型问题及解决方案：
| 问题现象 | 可能原因 | 解决方案 |
|---|---|---|
| 图像显示位置偏移 | 起始位置计算错误 | 检查H_START/V_START计算公式 |
| 图像部分区域显示异常 | ROM地址计算错误 | 验证地址生成逻辑 |
| 屏幕出现雪花噪点 | 时序约束不满足 | 添加适当的时序约束 |
| 颜色显示不正确 | 数据格式转换错误 | 检查RGB565到RGB888的转换逻辑 |
在调试过程中，SignalTap或ILA工具可以极大帮助定位问题。建议重点监测以下信号：
- 行/场计数器值
- ROM地址和数据
- video_en信号状态
- 图像显示区域的边界信号
通过以上方法和技巧，即使在BRAM资源有限的FPGA上，也能实现高质量的图像显示效果。关键在于合理规划存储方案、精确控制显示位置，以及优化整个数据通路的效率。