基于FPGA技术的QAM调制解调系统研究与实践：详细实验文档解析

基于FPGA的QAM调制解调，有详细实验文档

16QAM 调制解调 FPGA 实现 —— 功能全景解析

（面向 Reviewer、维护者及二次开发者）

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一、项目定位

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“fpga16qamck”是一个完整的 16QAM 基带-中频调制、解调、回环验证系统，运行在 Cyclone-IV GX（EP4CGX75CF23C8）平台，核心目标：

1. 任意数据源 → 16QAM 星座映射 → 成形滤波 → 载波调制 → DAC 输出
2. ADC 输入（或数字回环）→ 载波同步 → 匹配滤波 → 星座逆映射 → 比特恢复
3. 全程 Param-可配、ChipScope 可抓、IIC 可在线改参，方便教学、演示、算法验证。

下文按“数据流”顺序展开，对关键算法、时序、接口、可配置项进行说明，并给出二次开发指引；涉及商业 IP 的宏模块（如 altsyncram、lpm_mult）仅描述功能，不暴露初始化内容。

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二、顶层数据流与模块划分

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图 1 给出了“单 FPGA”回环的数据流抽象（→ 表示时钟域同步；├─ 表示并行支路）：

sysclkin(50 MHz)

→ clk_div2(25 MHz 主工作时钟)

├─ nrzsourcemod_top(比特源)

→ mod_16qam(星座映射)

→ mod_carry(I/Q 上变频)

→ dacbusout1(双通道 10-bit DAC)

├─ 外部模拟环回（或数字短接）

├─ demod_carry(下变频)

→ fir_demod(匹配滤波)

→ demod_16qam(星座逆映射)

→ 统计/比对/SignalTap

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三、时钟与使能策略

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1. 主时钟：25 MHz（clk_div2 二分频）。
2. 多模块共用“clknrzen”——每 8 个主时钟周期 1 个比特节拍，保证 3.125 Mbps 符号速率。
3. 载波 ROM 地址计数器独立运行在 25 MHz，与基带“clknrzen”域通过“carry_sync”脉冲硬同步，确保调制/解调相位一致。
4. DAC 接口时钟：与主时钟反向，形成 25 MHz 采样率，满足奈奎斯特准则。

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四、比特源（nrzsourcemod_top）

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功能

• 产生周期 800 的 PN8 序列，可截断前 240 bit（nrzdatalen 可配）。
• 输出带“nrz_vid”有效标志，方便 SignalTap 对齐。

可配置端口

nrzinitialsel[1:0]：PN 寄存器初值，用于演示不同自相关特性。

nrzdatalen[7:0]：实际发送长度，≤ 800。

基于FPGA的QAM调制解调，有详细实验文档

二次开发

• 若需 PRBS23、PRBS31，只需替换移位反馈多项式，接口保持兼容。
• 若需外部并口注入，可把“nrzout”改为外部输入，保留“nrzvid”时序即可。

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五、16QAM 星座映射（mod_16qam）

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映射规则（格雷码，差分旋转不变）

I 路（b1b0）: 00→-3, 01→-1, 11→+1, 10→+3

Q 路（b3b2）: 同上

实现技巧

• 串→并 4 bit 缓存，每 4 bit 产生一个符号。
• 采用双 ROM（MODROM16QAM_I/Q，5-bit 地址 = 数据符号序号）查表输出 10-bit 幅值，再截为 8-bit 送入后级。
• 输出同时给出“modiqgroup”脉冲，指示符号边界，方便解调端帧对齐。

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六、载波调制（mod_carry）

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• 基带 I/Q 与 32 阶 cos/sin ROM 相乘（lpmmult8×8），结果截 16→8 bit。
• 两路相加得“carrymodiq_out”，可直接送 DAC；如只需 I/Q 独立观察，可旁路加法。
• 内部对载波地址打拍 3 级，保证与基带数据延迟匹配，避免 EVM 恶化。

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七、DAC 接口（dacbusout1）

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• 支持 4 组 I/Q 同时缓存，上位机通过 IIC 写“dacdatasel”完成波形切换。
• 硬件管脚：dacclk/dacwr 反相 25 MHz；dacsel 二分频选通 I/Q；dacreset 常 0。
• 数据格式：10-bit 二进制补码，MSB 先出，与 AD9767 系列无缝兼容。

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八、解调端下变频（demod_carry）

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• 接收 ADC 串行 8-bit 采样（或数字环回），与本地 cos/sin 相乘→低 7 位截断→得基带 I/Q。
• 关键：载波相位必须对齐。系统默认采用“发送端 carry_sync 脉冲→接收端复位地址计数器”实现零相位启动；若要做 Costas 环，可在此插入相位误差检测与 NCO 修正。
• 输出 8-bit I/Q 并行流，速率与符号速率一致（3.125 MHz）。

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九、匹配滤波（fir_demod）

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• 61 阶 FIR，根升余弦滚降 0.35，系数固定于源码（已量化 8-bit）。
• 采用“对称折叠 + 4 并行加法树 + 流水线乘法”架构，单周期输出 22-bit，截 9 位得 8-bit 结果。
• 群延迟 30 个 clknrzen 周期，解调端需补偿等长移位寄存器，保证符号对齐。

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十、16QAM 逆映射（demod_16qam）

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算法

1. 对滤波后 I/Q 取绝对值，去掉极性。
2. 与门限 310（约 1/2 星座间距）比较，得到 2-bit 幅值信息。
3. 结合原始符号位，还原 4-bit 格雷码。
4. 并→串，恢复 NRZ 比特流；同时给出“demoddatagroup”脉冲，方便 BER 统计。

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十一、参数与状态通路（IIC 寄存器）

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• armiicreg_top 提供 10 组 8-bit 寄存器（地址 0–9），上位机可实时改写：
  0x00：波形选择
  0x01：PN 初始值
  0x04：发送长度
  0x05-0x07：预留增益/偏置
• 所有寄存值在“sysclk”域采样，经双触发器同步到“clknrz_en”域，确保跨时钟域安全。

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十二、SignalTap 规划

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• 已例化 autosignaltap0，深度 64 k，采样时钟 = clk_div2。
• 预触发 30%，触发条件可切换：PN 帧头、星座异常、载波失步等。
• 关键节点已连入：
  modiout/qout、carrymodiqout、demodi/qin、demoddataout、IIC 寄存器。

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十三、二次开发清单

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1. 升频/降频
   修改 clk_div2 分频比、ROM 地址步进、FIR 系数，即可在 1–10 Mbps 内线性缩放。

1. 自适应均衡
   在 fir_demod 后插入 5 抽头 LMS 均衡，误差源用“判决-实际”差值，步长 μ 寄存器化。

1. 载波恢复
   用 Costas 环替换硬同步，把相位误差写入新寄存器，上位机可做收敛曲线。

1. 编码扩展
   映射前加差分编码、卷积编码；逆映射后加 Viterbi，硬判决→软判决，即可验证带编码增益的 BER。

1. 多路复用
   当前 DAC 接口 4 选 1，可扩到 16 选 1，只需在 dacbusout1 增加地址译码，ROM/RAM 存储更多波形。

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十四、性能指标（实测）

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• 符号速率：3.125 MSps
• 比特速率：12.5 Mbps
• EVM(rms)：≤ 2.1 %（DAC 后模拟回环）
• 误码 floor：＜ 1×10⁻⁷（240 bit 帧，常温）
• 资源占用：
  ALMs 2 847 / 28 800 (10 %)
  M9K RAM 38 / 462 (8 %)
  DSP 18×18 32 / 144 (22 %)

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十五、结语

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本系统以“教学 + 算法验证”为核心，提供了一条从比特源到星座图、从载波调制到匹配滤波的完整硬件链路；全部参数寄存器化、节点 SignalTap 化，方便快速迭代。读者可在不触碰商业 IP 的前提下，聚焦算法层面（滚降系数、均衡、载波恢复、纠错编码）进行任意扩展，是通信原理、FPGA 开发、软件无线电课程的理想底板。