30KHz调频深度0.5%：用示波器实测SSC扩频时钟的完整指南（以PCIe为例）
30KHz调频深度0.5%：用示波器实测SSC扩频时钟的完整指南（以PCIe为例）
在高速数字系统设计中，电磁干扰（EMI）始终是工程师面临的核心挑战之一。当PCIe 3.0信号以8GT/s速率传输时，时钟信号的谐波辐射可能超出FCC Class B限值达15dB。传统屏蔽方案不仅增加30%的BOM成本，还会导致散热问题——这正是扩频时钟技术（SSC）成为现代高速接口标配的根本原因。本文将带您深入实验室，通过Keysight Infiniium S系列示波器的SSCTrack函数，完整解析30KHz调制频率、0.5%调谐深度下的PCIe SSC特性测量方法。
1. SSC核心参数与测量原理
扩频时钟通过将集中能量分散到±0.5%的频偏范围内，可实现6-10dB的EMI峰值抑制。但这一技术引入的周期性抖动（PJ）会直接影响接收端时钟数据恢复（CDR）性能。理解以下关键参数是准确测量的前提：
- 调制波形：典型三角波调制（Lattice FPGA默认配置），其斜率连续性优于方波调制
- 频偏计算：对于100MHz基频，±0.5%调谐深度对应±500kHz频偏
- 调制率：30KHz标准值（对应33.3μs周期）符合PCIe Base Spec 3.0第4.2.4节要求
测量时需特别注意**负向调制（down-spreading）**特性。如图1所示，PCIe规范要求时钟频率只在基频以下波动（99.5MHz-100MHz），这既能满足EMI抑制需求，又可确保系统不会超频工作。
# 计算理论频偏范围（以PCIe 3.0 100MHz参考时钟为例） base_freq = 100e6 # 100MHz modulation_depth = 0.005 # 0.5% min_freq = base_freq * (1 - modulation_depth) # 99.5MHz max_freq = base_freq # 100MHz提示：实际测量中，由于时钟发生器误差，实测频偏可能达到±0.55%。需对照设备规格书判断是否在允许范围内。
2. 示波器配置与数据采集策略
使用20GS/s采样率的Keysight DSOX92004A示波器时，要捕获完整的SSC调制周期，需进行精确的时基设置：
| 参数 | 计算依据 | 推荐值 |
|---|---|---|
| 时基范围 | 5×33.3μs周期 | 200μs/div |
| 存储深度 | 20GS/s×200μs | 4M points |
| 触发模式 | 保证周期完整性 | Normal触发 |
| 垂直分辨率 | 兼顾噪声与动态范围 | 500mV/div |
关键操作步骤：
- 连接PCIe时钟信号至示波器通道1，使用50Ω阻抗匹配
- 按
Acquire键设置采样模式为High Resolution - 进入
Timebase菜单，将时基调整为200μs/div - 启用
Persistance显示模式，观察调制波形稳定性
常见问题排查：
- 波形截断：检查探头衰减比设置（需匹配实际探头型号）
- 调制失真：确认未启用带宽限制功能（保持全带宽）
- 噪声过大：尝试启用
Average采集模式，设置16次平均
3. SSCTrack函数深度解析
现代高端示波器的SSCTrack函数实质是完成了三阶段信号处理：
- 时钟边沿检测：采用5σ算法消除随机抖动影响
- 瞬时频率计算：基于连续边沿间隔的倒数运算
- 调制波形提取：30kHz带通滤波去除高频噪声
执行测量的具体操作：
// Keysight Infiniium示波器SSCTrack命令示例 :MEASure:SSC:SOURce CHANnel1 :MEASure:SSC:MODulation DEPTh :MEASure:SSC:FREQuency :MEASure:SSC:EXECute典型输出参数解读：
- MOD_FREQ：实测调制频率（理想值30KHz±5%）
- DEV_PCT：峰峰值调谐深度（PCIe要求0.5%+0.1%）
- WAVE_TYPE：调制波形类型（三角波/正弦波）
注意：当信号存在>1UI的随机抖动时，需先使用
JitterTrack功能分离RJ成分，否则会导致SSC参数测量误差。
4. 眼图测试中的PLL选择策略
SSC对眼图测试的影响主要来自时钟恢复环节。我们对比了三种PLL带宽设置的测试结果：
| PLL类型 | 带宽 | SSC跟踪能力 | 眼图宽度 | 适用场景 |
|---|---|---|---|---|
| 一阶PLL | 1.5MHz | 无 | 0.65UI | 非SSC信号 |
| 二阶PLL | 500kHz | 部分 | 0.78UI | 兼容模式 |
| SSC自适应PLL | 30kHz | 完全 | 0.92UI | 专用SSC测量 |
实测案例： 在PCIe 3.0 8GT/s信号测试中，使用一阶PLL时眼图闭合度超标2.3倍，切换至SSC自适应PLL后：
- 水平眼宽从48ps提升至68ps
- 垂直眼高从120mV增至145mV
- 误码率从1E-9改善到1E-12
配置建议：
- 进入示波器的
Eye Diagram分析菜单 - 选择
Standard Compliance测试模板 - 在
Clock Recovery子菜单启用SSC Aware模式 - 设置PLL带宽为调制频率的1/10（即3kHz）
5. 工程实践中的疑难解答
问题1：调制深度测量值波动大
- 检查项：信号幅度是否稳定（建议>500mVpp）
- 解决方案：启用
HF Reject触发模式，消除高频噪声干扰
问题2：SSCTrack函数报"Signal Too Noisy"
- 根本原因：信噪比不足导致边沿检测失败
- 处理流程：
- 改用低噪声探头（如N2873A）
- 增加输入信号幅度至800mVpp
- 在函数设置中调整
Edge Threshold至30%
问题3：眼图模板测试失败
- 典型场景：使用第三方时钟发生器时
- 深度分析：可能是调制波形非线性导致
- 导出SSCTrack数据为CSV格式
- 在Matlab中计算THD（总谐波失真）
- 确认三次谐波分量<-40dBc
在最近一次PCIe 4.0设备认证测试中，我们发现当SSC调制深度超过0.55%时，某些PHY芯片的时钟数据恢复电路会出现周期性失锁。这提示我们在设计验证阶段，除了标准参数测量外，还需进行0.4%-0.6%的边界值测试。