001项目总结

后仿真问题总结：

1.双端口mem的约束。

1.1vednor提供的约束

set_disable_timing -from clka -to clkb $mem_name

set_disable_timing -from clkb -to clka $mem_name

文档中描述前提是保证clkew<50ps或者时钟的10%的最小值，这种约束需要从设计上保证不会同时访问同一地址。

如果PD无法满足，则按异步约束，去掉set_disable_timing，进行时钟间TCC check。由于不需要checkhold，所以约束约束未setup1，hold1，对hold放松一个scycle。

2sdf反标被覆盖，导致hold violation，发生数据覆盖，数据采沿失败。

对某个数据打拍后采样上升沿，发现采样失败。从后仿波形看打拍前后数据从同一拍输出。从后仿波形看hold有vioaltion，但是从PD报告此路径并无违例。通过往前追返现source端为同步器输出，同步器的ck到q的delay为0。但是sdf反标此instance成功，切无反标i失败的告警。且PD报出的dleay值与sdf中一致。最后通过比对不同rtlib版本中代码，发现新版本中注释掉了一行(posedge CLK => (Q : 1'b1)) = (0, 0);。因此是此行覆盖掉了前面specify 的delay 描述。

3.后仿真中发现较多时序vioaltion  $(setup,hold)函数宝违例。GPU到soc的iso clamp信号位异步释放。此iso的en信号为sniffer输出和来自soc的p