从交通灯故障检测到智能家居：组合逻辑电路在FPGA上的两个趣味实践项目
从交通灯故障检测到智能家居：组合逻辑电路在FPGA上的两个趣味实践项目
当红绿灯突然三灯全亮，或是家中门窗被异常打开时，这些看似简单的状态判断背后，都藏着组合逻辑电路的智慧。本文将带你用FPGA开发板，亲手实现两个生活化的数字电路项目——交通灯故障监视器和智能门窗报警系统，让抽象的编码器、译码器知识变成看得见的硬件功能。
1. 交通灯故障监视器的Verilog实现
交通信号灯的正常工作状态必须满足两个条件：任何时候有且仅有一盏灯亮起。传统的教科书解法往往停留在逻辑门搭建阶段，而我们将用Verilog硬件描述语言，在FPGA上构建一个可实时检测异常状态的硬件系统。
1.1 需求分析与真值表构建
设定三个输入信号分别对应红灯(R)、黄灯(Y)、绿灯(G)，采用正逻辑（1表示亮，0表示灭）。故障信号(Z)在以下情况触发：
- 三灯全灭（000）
- 同时亮两盏灯（如011）
- 三灯全亮（111）
对应的真值表如下：
| R | Y | G | Z |
|---|---|---|---|
| 0 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
1.2 Verilog代码实现
采用行为级描述方式，代码简洁且可读性强：
module traffic_monitor( input R, Y, G, output reg Z ); always @(*) begin case ({R,Y,G}) 3'b000, 3'b011, 3'b101, 3'b110, 3'b111: Z = 1; default: Z = 0; endcase end endmodule提示：使用拼接运算符{ }将三个信号合并为3位总线，case语句直接匹配异常状态组合
1.3 FPGA板级验证技巧
在Xilinx Artix-7开发板上，我们可以这样分配引脚：
- 输入：连接三个拨码开关（对应R/Y/G）
- 输出：驱动一个LED灯（Z信号）
测试时，依次切换不同开关组合：
- 单独开启每个开关（应无报警）
- 尝试两两组合（应触发报警）
- 检查全开/全关状态
2. 智能门窗报警系统设计
利用优先编码器特性，我们可以创建一个能识别多个门窗开合状态，并优先报告最高风险区域的安防系统。例如：当窗户和门同时被打开时，系统应优先警报门的异常。
2.1 系统架构设计
采用74HC148 8线-3线优先编码器作为核心元件，其真值表特性如下：
| 输入优先级 | 输出 |
|---|---|
| I7（最高） | 000 |
| I6 | 001 |
| ... | ... |
| I0（最低） | 111 |
假设定义三个监测点：
- 主门磁传感器（最高优先级）
- 窗户震动传感器
- 阳台红外传感器（最低优先级）
2.2 电路实现方案
module window_alarm( input [2:0] sensors, // [门, 窗, 阳台] output [1:0] alert_code, output alarm ); assign alert_code = sensors[2] ? 2'b00 : sensors[1] ? 2'b01 : sensors[0] ? 2'b10 : 2'b11; assign alarm = (sensors != 3'b000); endmodule配套的报警策略表：
| alert_code | 警报级别 | 处理建议 |
|---|---|---|
| 00 | 紧急 | 立即检查主门 |
| 01 | 高 | 检查窗户区域 |
| 10 | 中 | 查看阳台情况 |
| 11 | 正常 | 系统待机 |
2.3 功能扩展建议
- 状态记忆功能：添加D触发器存储警报历史
- 无线通知模块：通过蓝牙发送警报到手机
- 多区域联动：级联多个编码器实现整屋监控
3. 项目进阶：组合电路优化技巧
3.1 卡诺图化简实战
以交通灯监视器为例，Z的逻辑表达式为： Z = R'Y'G' + R'YG + RY'G + RYG' + RYG
通过卡诺图化简可得更简化的表达式：
YG 00 01 11 10 R 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 1 |最终优化结果：Z = (R+Y+G)' + RY + RG + YG
3.2 资源占用对比
不同实现方式的FPGA资源消耗比较：
| 实现方案 | LUT使用 | 最大延迟 |
|---|---|---|
| 原始逻辑门 | 7 | 8.2ns |
| 卡诺图优化版 | 4 | 5.1ns |
| case语句描述 | 3 | 3.7ns |
注意：实际资源占用因综合工具和器件型号会有差异
4. 调试与故障排除指南
4.1 常见问题排查表
| 现象 | 可能原因 | 解决方法 |
|---|---|---|
| 报警误触发 | 输入信号抖动 | 添加施密特触发器 |
| FPGA配置失败 | 引脚约束错误 | 检查.xdc文件中的管脚定义 |
| 输出响应延迟明显 | 组合逻辑级数过多 | 流水线设计或寄存器打拍 |
| 电源发热异常 | 输出端短路 | 检查PCB连线阻抗 |
4.2 信号完整性检查清单
- 上电顺序验证：
- 先供FPGA核心电压
- 再供IObank电压
- 信号质量检测：
- 使用示波器观察关键信号过冲
- 检查地弹现象
- 时序约束设置：
set_max_delay -from [get_ports sensors*] -to [get_ports alarm] 5.0
5. 创新应用方向
将这两个项目模块组合，可以构建更复杂的智能监控系统。例如：
- 用交通灯监视逻辑检测安防摄像头状态
- 将门窗传感器网络接入优先编码器树
- 添加UART接口输出状态日志
在Basys3开发板上，我们可以用PMOD接口连接更多传感器：
// 扩展8通道传感器输入 module sensor_expander( input [7:0] pmod_sensors, output [2:0] encoded ); wire [7:0] priority_mask = pmod_sensors & -pmod_sensors; encoder8to3 u_enc(.in(priority_mask), .out(encoded)); endmodule这种实践不仅巩固了组合电路知识，更培养了系统级设计思维。当看到自己编写的Verilog代码真正控制硬件运行时，那种成就感远胜过纸上谈兵的理论学习。