FPGA数字信号处理入门：用查找表实现DDS（直接数字频率合成）的核心——sin/cos波形生成

FPGA数字信号处理实战：基于查找表的DDS系统设计与频谱优化

在无线通信、雷达系统和音频合成等领域，精确控制频率的正弦波生成是基础需求。传统模拟振荡器存在温度漂移和调谐范围有限的问题，而基于FPGA的直接数字频率合成(DDS)技术通过全数字方式实现了高精度、快速切换的频率合成。本文将深入剖析DDS核心架构，特别是如何高效利用查找表(LUT)实现sin/cos波形生成，并解决实际工程中的频谱纯度问题。

1. DDS系统架构与相位累加器原理

DDS系统的核心是一个数字控制的相位发生器，它由三个主要部分组成：相位累加器、相位-幅度转换器（通常由查找表实现）和数模转换器(DAC)。其中相位累加器的设计直接决定了系统的频率分辨率和切换速度。

相位累加器本质上是一个N位的二进制累加器，每个时钟周期累加一个频率控制字(Frequency Tuning Word, FTW)。其输出相位值θ[n]可以表示为：

θ[n] = (θ[n-1] + FTW) mod 2^N

输出频率f_out与系统时钟f_clk的关系为：

f_out = (FTW × f_clk) / 2^N

表1：32位相位累加器在不同时钟频率下的频率分辨率

实际工程中需要平衡的几个关键参数：

• 相位累加器位宽：通常28-48位，决定频率分辨率
• 查找表地址位宽：通常10-16位，影响波形精度
• 输出数据位宽：通常8-16位，决定动态范围

提示：在资源受限的FPGA设计中，可以采用相位截断技术，只取累加器的高M位作为查找表地址，但这会引入相位截断杂散。

2. 高精度sin/cos查找表设计与优化

查找表是DDS系统中将相位信息转换为幅度值的核心模块。其设计质量直接影响输出信号的纯度和系统性能。

2.1 查找表生成与量化技术

MATLAB生成16位量化sin/cos波形数据的完整流程：

% 参数设置 QUANT_BITS = 16; % 量化位数 PHASE_POINTS = 1024; % 相位点数 AMP_SCALE = 2^(QUANT_BITS-1)-1; % 幅度缩放因子 % 生成正弦波数据 phase = linspace(0, 2*pi, PHASE_POINTS); sin_wave = round(sin(phase) * AMP_SCALE); % 生成COE文件 fid = fopen('sin_table.coe', 'w'); fprintf(fid, 'memory_initialization_radix=10;\n'); fprintf(fid, 'memory_initialization_vector=\n'); for i = 1:PHASE_POINTS-1 fprintf(fid, '%d,\n', sin_wave(i)); end fprintf(fid, '%d;\n', sin_wave(end)); fclose(fid);

关键优化技术：

• 对称性压缩：利用sin函数的四象限对称性，只需存储0-π/2数据
• 线性插值：在相邻采样点间插值，减少表大小同时保持精度
• 误差扩散：添加伪随机噪声改善量化噪声分布

2.2 FPGA中的查找表实现

Xilinx FPGA中的Block RAM配置示例：

module sin_rom ( input clk, input [9:0] addr, // 10位地址，1024点 output reg [15:0] dout ); (* rom_style = "block" *) reg [15:0] rom [0:1023]; initial begin $readmemh("sin_table.coe", rom); end always @(posedge clk) begin dout <= rom[addr]; end endmodule

资源使用对比：

• 1024×16bit完整表：占用1个18Kb BRAM
• 256×16bit压缩表（四象限对称）：占用0.25个BRAM
• 分布式RAM实现：适合小容量表，降低延迟

3. 完整DDS系统的Verilog实现

下面展示一个具有频率可调功能的完整DDS系统实现，包含相位累加器、查找表和ILA调试接口。

3.1 顶层设计架构

module dds_core #( parameter PHASE_ACC_WIDTH = 32, parameter PHASE_OUT_WIDTH = 10, parameter DATA_WIDTH = 16 )( input clk, input rst_n, input [PHASE_ACC_WIDTH-1:0] freq_word, output [DATA_WIDTH-1:0] sin_out, output [DATA_WIDTH-1:0] cos_out ); // 相位累加器 reg [PHASE_ACC_WIDTH-1:0] phase_acc; always @(posedge clk or negedge rst_n) begin if (!rst_n) phase_acc <= 0; else phase_acc <= phase_acc + freq_word; end // 相位截断，取高10位作为查找表地址 wire [PHASE_OUT_WIDTH-1:0] phase_addr = phase_acc[PHASE_ACC_WIDTH-1:PHASE_ACC_WIDTH-PHASE_OUT_WIDTH]; // 实例化sin/cos查找表 sin_rom u_sin_rom ( .clk(clk), .addr(phase_addr), .dout(sin_out) ); cos_rom u_cos_rom ( .clk(clk), .addr(phase_addr), .dout(cos_out) ); // ILA调试信号 ila_0 u_ila ( .clk(clk), .probe0(phase_acc[31:24]), // 监控相位累加器高8位 .probe1(sin_out), .probe2(cos_out) ); endmodule

3.2 频率控制与动态重配置

现代FPGA支持通过AXI接口动态更新频率控制字：

// AXI Lite接口模块 axi_lite_reg #( .DATA_WIDTH(32), .ADDR_WIDTH(4) ) u_reg ( .S_AXI_ACLK(clk), .S_AXI_ARESETN(rst_n), // ...AXI接口信号... .reg_out(freq_word) // 输出到DDS核心 );

动态频率切换时的注意事项：

1. 避免控制字突变导致相位不连续
2. 采用双缓冲寄存器实现平滑切换
3. 添加频率变化率限制电路

4. DDS系统性能优化与杂散抑制

实际工程中，DDS输出频谱纯度受到多种因素影响，需要系统级的优化策略。

4.1 主要杂散来源分析

• 相位截断杂散：由于使用有限位宽相位地址
• 幅度量化杂散：查找表数据有限位宽表示
• DAC非线性杂散：数模转换器的积分非线性

表2：不同位宽配置下的典型SFDR(无杂散动态范围)

4.2 高级优化技术

相位抖动注入：通过添加伪随机噪声扩散杂散能量

// 32位LFSR随机数生成器 module lfsr ( input clk, output reg [31:0] rand ); always @(posedge clk) begin rand <= {rand[30:0], rand[31]^rand[21]^rand[1]^rand[0]}; end endmodule // 在相位地址中添加3位抖动 wire [9:0] phase_addr_jittered = phase_addr + lfsr_out[2:0];

双表插值法：使用两个相位偏移的表进行线性插值

wire [15:0] sin1, sin2; sin_rom u_sin_rom1 (.addr(phase_addr), .dout(sin1)); sin_rom u_sin_rom2 (.addr(phase_addr+1), .dout(sin2)); // 线性插值 wire [7:0] frac = phase_acc[PHASE_ACC_WIDTH-PHASE_OUT_WIDTH-1:PHASE_ACC_WIDTH-PHASE_OUT_WIDTH-8]; wire [31:0] sin_interp = sin1*(256-frac) + sin2*frac; wire [15:0] sin_out = sin_interp[23:8];

CORDIC算法混合实现：在高频段使用查找表，低频段使用CORDIC算法

5. 工程实践：多通道DDS系统设计

在实际应用中，经常需要多个同步的DDS通道，例如在正交调制或波束成形系统中。

5.1 时分复用架构

module multi_dds ( input clk, input rst_n, output reg [15:0] ch1_sin, output reg [15:0] ch1_cos, // ...其他通道... ); // 时分复用计数器 reg [1:0] mux_sel; always @(posedge clk) mux_sel <= mux_sel + 1; // 共享相位累加器 always @(posedge clk) begin case(mux_sel) 2'd0: phase_acc_ch1 <= phase_acc_ch1 + freq_word_ch1; 2'd1: phase_acc_ch2 <= phase_acc_ch2 + freq_word_ch2; // ... endcase end // 共享查找表 always @(posedge clk) begin case(mux_sel) 2'd0: begin ch1_sin <= sin_rom[phase_addr_ch1]; ch1_cos <= cos_rom[phase_addr_ch1]; end // ...其他通道... endcase end

5.2 相位同步技术

多通道系统需要精确控制相位关系：

1. 共用复位信号确保初始相位一致
2. 采用同步加载相位寄存器
3. 使用PLL保证各通道时钟同源

// 相位同步脉冲生成 reg sync_pulse; always @(posedge clk) begin if (sync_enable && phase_acc_ch1[31:28]==4'h0) sync_pulse <= 1'b1; else sync_pulse <= 1'b0; end // 从通道相位同步 always @(posedge clk) begin if (sync_pulse) phase_acc_ch2 <= phase_offset; else phase_acc_ch2 <= phase_acc_ch2 + freq_word_ch2; end

在Xilinx Ultrascale+器件上实现8通道DDS系统时，采用这种架构可以在500MHz时钟下仅消耗不到15%的LUT资源和8个BRAM，同时保证各通道间相位差小于0.1度。