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软硬件协同验证：从功能等价到需求驱动的两种形式化方法

news 2026/5/26 16:25:15

1. 项目概述：当软件验证遇上定制硬件

在嵌入式系统、高性能计算和物联网设备的设计中，我们常常面临一个经典的两难困境：一方面，软件工程师希望程序逻辑绝对正确，他们依赖形式化验证工具来证明程序在各种输入下都能满足安全属性；另一方面，硬件工程师为了榨干每一分性能与能效，会为特定应用定制指令集，在处理器流水线中嵌入专用的、可重构的功能单元。这两拨人通常各干各的，软件验证默认硬件是完美无缺的“黑盒”，而硬件验证则聚焦于电路本身的功能正确性。但问题来了：当你为一个图像处理算法定制了一条饱和加法指令，软件分析工具基于整数运算的数学语义证明了程序不会溢出，但你的硬件实现由于位宽限制，在极端情况下真的能保证“饱和”而非“环绕”吗？如果硬件行为与软件分析的假设存在哪怕最微小的偏差，整个验证大厦的根基就动摇了。

这就是软硬件协同验证要解决的核心痛点。它不是一个新概念，但在定制指令集处理器（CISP）或应用特定指令集处理器（ASIP）的语境下，其重要性被急剧放大。传统的通用CPU经过数十年的打磨和亿万次测试，其正确性假设相对可靠。但定制指令是为了特定场景“量体裁衣”的，其验证周期和投入远不能与标准指令集相比，尤其是在动态可重构场景下，指令甚至可能在运行时即时生成和加载。此时，再孤立地进行软件或硬件验证，就如同只检查了汽车发动机和车身，却从未测试它们组装在一起能否行驶。

我过去在涉及安全关键系统的项目中，就曾遇到过因软硬件模型不匹配导致的诡异Bug：软件静态分析报告“无除零错误”，但实际硬件在特定输入组合下却触发了异常。事后排查发现，分析工具假设的整数运算是数学意义上的（无限精度），而硬件实现是固定位宽的二进制补码。这次经历让我深刻意识到，必须有一种方法能将软件验证的“需求”与硬件实现的“供给”严格对齐。本文将深入探讨的两种形式化协同验证方法，正是为了解决这一断层而生。无论你是负责算法实现的软件工程师，还是设计加速硬件的架构师，或是负责系统集成的验证工程师，理解这套方法都能帮助你构建更可信、更鲁棒的计算系统。

2. 核心思路拆解：两种验证路径的权衡

面对软硬件验证的鸿沟，我们并非只有一条路可走。本文提出的两种方法代表了两种不同的哲学，也是在验证的完备性（Generality）与计算开销（Computational Effort）之间进行权衡的典型体现。理解它们的本质差异，是选择合适方法的前提。

2.1 方法一：功能等价性验证——追求绝对的完备

第一种方法最为直观和彻底：证明定制指令的硬件实现（Implementation, I）与其高级行为规范（Specification, S）在功能上完全等价。用公式表达，即需要证明对于所有可能的输入向量x，都有S(x) = I(x)。

它的工作原理是这样的：硬件验证工具会将实现（通常是一个综合后的门级网表）和规范（通常是一段描述预期行为的Verilog代码）转化为逻辑电路表示。然后，构建一个称为“Miter”的比对电路。这个电路将实现和规范的输出进行按位异或（XOR），如果对于任何输入，所有输出位的异或结果都为0（即输出完全相同），则证明二者功能等价。这本质上是一个组合逻辑等价性检查（Combinational Equivalence Checking, CEC）问题，通常借助强大的布尔可满足性（SAT）求解器来完成。

注意：这里的“规范”S至关重要，它必须被独立地保证是正确的，即它精确地反映了软件分析所依赖的指令语义。通常，这个规范就是原始C代码中定制指令操作的直接硬件描述语言翻译。

这种方法的优势在于其强大的保证能力。一旦证明功能等价，就意味着该定制指令在所有可能输入下的行为都与规范一致。那么，任何基于该规范进行的软件分析结论，都将自动适用于使用该硬件实现的系统。这是一种“一劳永逸”的验证，后续软件变更只要不涉及该指令的语义，就无需重新验证硬件。

但它的代价也是明显的：

状态爆炸：对于复杂的定制指令（例如包含乘法器、复杂控制逻辑），证明全输入空间的功能等价可能非常耗时，甚至因资源限制而无法完成。
过度验证：软件分析可能只关心该指令在某个特定程序上下文中的某些属性（例如，“输出不为零”），而功能等价性证明却“费力不讨好”地验证了所有属性，包括那些程序根本用不到的场景。
规范依赖：它需要一个黄金参考模型（Golden Model）作为规范。如果规范本身有误，那么整个等价性证明就失去了意义。

2.2 方法二：基于软件分析需求的属性验证——精准的定向检查

第二种方法采取了更紧密的集成策略。它的核心思想是：只为软件分析实际依赖的硬件行为提供证明。我们不再问“硬件实现是否完全符合规范？”，而是问“对于刚刚通过验证的那个软件程序，硬件实现是否满足了软件分析过程中所假设的那些特定条件？”

其工作流程是一个典型的提取-转换-验证（Extract-Transform-Verify）链条：

执行软件分析：使用抽象解释等工具（如CPAchecker）对包含定制指令的程序进行分析，并生成抽象可达图（Abstract Reachability Graph, ARG）。ARG精确记录了分析过程中在每一个程序点（包括定制指令前后）所持有的抽象状态（例如，变量x > 0且 y <= 100）。
定位与提取：在ARG中定位所有定制指令的使用点。对于每一个使用点，提取其前置条件（Precondition）和后置条件（Postcondition）。前置条件是执行该指令前，软件分析认为成立的程序状态；后置条件是指令执行后，分析推导出的新状态。
转换与链接：将这些用软件分析领域语言（如谓词逻辑）描述的前后条件对，通过变量映射（将程序变量映射到指令的输入输出端口），转换为一组硬件属性。这些属性被合成为一个硬件属性检查器（Property Checker）电路。
硬件验证：将该属性检查器电路与定制指令的实现电路相连，构成一个验证模型。然后使用模型检查技术证明：对于所有满足前置条件的输入，该实现电路产生的输出都满足后置条件。这通常归结为证明该验证模型的错误标志（error flag）永不为真。

以一个简单例子说明：假设程序中使用了一条定制指令z = (x1 * x2) + x3，而软件分析在特定上下文中，已知x2在 [0, 100] 范围内，且x1=2,x3=8。分析后得出，z的输出在 [8, 208] 范围内且不为零。那么方法二提取出的硬件属性就是：当 x1=2, x3=8 且 0 <= x2 <= 100 时，确保输出 z 满足 8 <= z <= 208 且 z != 0。硬件只需证明自己满足这个具体的、受限的属性即可，无需证明对任意x1, x2, x3都能正确计算乘加。

这种方法的优势是极高的针对性：

验证负担大幅降低：需要证明的属性集合通常远小于全功能等价，SAT求解器面对的搜索空间小得多，验证速度可能快几个数量级。
暴露模型失配：它能敏锐地发现软件分析假设与硬件实际能力之间的脱节。例如，软件分析可能假设整数运算无溢出（数学整数），而硬件是32位有符号数。当提取的属性要求输出大于2^31-1时，硬件验证就会失败，从而提前暴露出这一不匹配，这是方法一发现不了的。

当然，它也有局限性：

属性与程序绑定：验证出的硬件属性只保证对当前这个特定程序（及其分析上下文）有效。如果程序改了，或者同一个指令被用在另一个程序中，可能需要重新提取和验证属性。
属性提取的复杂性：需要深度集成软件分析工具，从中提取精确的语义信息，并正确映射到硬件接口，工具链的构建更为复杂。

实操心得：在实际项目中，我通常会采用混合策略。对于核心的、通用的基础定制指令（如某种加密原语），采用方法一进行彻底验证，建立长期信任。对于为某个特定算法模块优化的、复杂的定制指令，则采用方法二，快速验证其在该算法上下文中的正确性，加速迭代。两种方法在工具链中可以并存，由工程师根据场景选择。

3. 自动化工具链构建与实践要点

理论再完美，也需要落地的工具。一个完整的、自动化的软硬件协同验证工具链是将上述方法从论文推向工程实践的关键。下图勾勒了一个典型的工具链流程，它无缝衔接了软件分析和硬件验证两大领域。

[软件侧] C程序 + 属性φ + 分析配置 | v ┌─────────────────┐ │ 软件分析引擎 │ │ (如CPAchecker) │ └─────────┬───────┘ │ (生成ARG) v ┌─────────────────┐ [方法二特有] │ 需求提取与转换 │<───┐ │ (CI定位、前后 │ │ │ 条件提取、转换)│ │ └─────────┬───────┘ │ │ (SMT-LIB格式) │ v │ ┌─────────────────┐ │ │ 属性检查器生成器│ │ │ (PCG) │ │ └─────────┬───────┘ │ │ (Verilog模块)│ v │ ┌─────────────────────────────────────┐ │ 硬件验证流程 │ │ (Yosys/ABC综合 + CaDiCaL SAT求解) │ └─────────────────┬───────────────────┘ │ ┌─────────────┴─────────────┐ │ │ v v [硬件证书] [软件证书] (属性满足 / 功能等价) (程序满足属性φ)

3.1 软件侧：从代码分析到硬件需求

工具链的起点是包含定制指令的C程序和一个待验证的属性（如断言）。我们以CPAchecker框架为例，它支持多种基于抽象解释的分析（如值域分析、符号执行、谓词抽象）。

第一步：定制指令的识别与标注为了让工具链能识别程序中的定制指令，我们需要一种标注机制。一个实用的方法是将定制指令封装成一个内联函数或使用特殊的编译指示（pragma），并在其边界用标签（如start_CI,end_CI）明确标出。例如：

int custom_madd(int a, int b, int c) { int result; // start_CI: z = (x1 * x2) + x3 asm volatile ("custom_op %0, %1, %2, %3" : "=r"(result) : "r"(a), "r"(b), "r"(c)); // end_CI return result; }

分析器会解析这些标签，在内部中间表示（如控制流图CFA）中记录这些区域，为后续提取做准备。

第二步：执行分析并生成抽象可达图（ARG）配置好分析策略（如使用谓词抽象+CEGAR）后，CPAchecker会遍历程序路径，计算每个程序点的抽象状态。ARG是一个图结构，节点代表程序位置及其关联的抽象状态，边代表操作（赋值、条件跳转等）。分析完成后，如果程序满足属性，我们会得到一个完整的ARG。

第三步：从ARG中提取硬件需求（仅方法二）这是方法二的核心步骤，完全自动化：

CI定位：遍历ARG，找到所有与start_CI标签对应的节点。
前后条件提取：对于每个CI节点，收集其前置状态（即进入该CI时的抽象状态）。然后，沿着CFA边执行一次“抽象转移”，模拟CI的执行，到达end_CI标签对应的节点，收集后置状态。这里的关键是，抽象转移函数必须与CI的预期高级语义一致（例如，对于z = x+y，转移函数应更新z的抽象值）。
变量替换与修剪：将前后条件中的程序变量（如a, b, c, result）替换为CI规范中的形式参数（x1, x2, x3, z）。同时，修剪掉与CI无关的约束。例如，如果前后条件中包含一个与CI输入输出无关的循环变量i的约束i < N，这个约束可以被安全移除，因为它不影响CI行为的正确性证明。
转换为SMT-LIB格式：将修剪后的前后条件对，转换为标准的SMT-LIB公式。SMT-LIB是许多验证工具的通用输入语言。转换需要处理不同抽象域（谓词、区间、符号等）的表示。例如，区间x ∈ [0, 100]会被转换为(and (>= x 0) (<= x 100))。

避坑技巧：软件分析中的“整数”通常是数学整数（无限范围），而硬件是固定位宽的。在提取需求时，务必考虑位宽溢出问题。一种策略是在软件分析阶段就使用位向量（Bit-Vector）理论进行建模，使软件分析的假设与硬件实现的基础语义对齐，避免提取出硬件无法满足的“伪需求”。

3.2 链接层：生成硬件属性检查器

提取出的SMT-LIB格式的需求是一组逻辑公式。属性检查器生成器（PCG）的工作是将这组公式翻译成一个可综合的Verilog模块。

生成逻辑：对于每一对前置条件pre_i和后置条件post_i，PCG生成一个逻辑蕴含式：pre_i -> post_i。整个属性检查器要实现的是这些蕴含式的合取的否定：error = !( (pre_0 -> post_0) && (pre_1 -> post_1) && ... )这意味着，只有当所有前置条件都满足，但某个对应的后置条件不满足时，error信号才会被置为高电平。硬件验证的目标就是证明error信号永不为真（UNSAT）。

Verilog实现示例：对于之前z = (x1*x2)+x3且x1=2, x3=8, 0<=x2<=100的例子，生成的属性检查器核心部分可能类似于：

module property_checker(input [31:0] x2, input [31:0] z, output error); // 前置条件: x2 在 [0, 100] 且 x1=2, x3=8 (在CI实例化时固定) wire pre_condition = (x2 >= 0) && (x2 <= 100); // 后置条件: z 在 [8, 208] 且非零 wire post_condition = (z >= 8) && (z <= 208) && (z != 0); // 错误标志：当前置为真且后置为假时触发 assign error = pre_condition && !post_condition; endmodule

这个检查器模块会与定制指令的实现模块一起，构成完整的验证环境。

3.3 硬件侧：从网表到形式证明

硬件验证接收两个输入：定制指令的实现网表（BLIF格式）和属性检查器Verilog（方法二）或黄金规范Verilog（方法一）。

标准流程如下：

综合与转换：使用Yosys将属性检查器（或规范）综合为门级网表。将实现网表和检查器网表都读入ABC工具，转换为与-非图（AIG）这种统一的中间表示。
构建验证模型：
- 方法一（功能等价）：在ABC中直接使用cec命令，它会自动构建Miter电路来比较两个网表。
- 方法二（属性检查）：需要手动或通过脚本将实现网表的输出端口连接到属性检查器模块的输入，并将检查器的error输出作为验证目标。
锥体简化：使用ABC的cone命令进行锥体影响（Cone of Influence）简化。这是一个关键优化步骤，它会移除所有与error信号逻辑上无关的电路，极大缩小问题规模。
SAT求解：将简化后的AIG转化为合取范式（CNF），然后调用高性能SAT求解器（如CaDiCaL）进行证明。我们需要证明这个CNF公式是不可满足的（UNSAT），即不存在任何输入赋值能使error=1。如果求解器返回UNSAT，则验证通过；如果返回SAT，则提供了导致error=1的反例，说明硬件不满足属性。

性能调优经验：

善用简化：ABC内置了大量强大的组合逻辑优化和简化命令（如strash，fraig，rewrite）。在生成CNF前充分应用这些命令，能显著降低SAT求解的复杂度。
增量验证：如果一套硬件设计有多个软件需求（多个属性检查器），可以尝试合并验证，但有时逐个验证反而更快，因为每个属性的电路锥体可能更小。
资源监控：对于复杂的定制指令（如包含多位乘法器），SAT求解可能消耗大量内存和时间。需要为验证任务设置合理的超时和内存限制，并考虑使用云上高性能服务器。

4. 实验评估与选型指南

纸上谈兵终觉浅，任何验证方法的有效性都需要在大量实际案例上检验。本文的研究基于一个包含14种定制指令、7种软件分析方法和97个程序的基准测试集，共产生了244个验证任务。这些实验结果为我们提供了宝贵的选型指南和性能洞察。

4.1 关键发现与性能对比

实验揭示了几个至关重要的结论，直接影响了工程实践中的方法选择：

方法二能有效暴露软硬件语义鸿沟：在9个案例中，方法二的验证失败了。深入分析发现，问题根源在于软件分析的假设与硬件现实不符。例如，软件分析基于“数学整数”模型，假设加法不会溢出，从而推导出某个变量始终为正。但硬件是32位二进制补码加法，存在溢出翻转的可能。方法一（功能等价）无法发现这种不匹配，因为它只比较硬件实现与一个同样可能基于“数学整数”的规范。而方法二将软件分析的具体假设（“变量为正”）转化为硬件属性，SAT求解器立刻发现了反例。这凸显了方法二的独特价值：它不仅是验证工具，更是“假设一致性”的检查器。
性能差异巨大，取决于指令复杂性与需求强度：两种方法的硬件验证时间可以从毫秒级到上千秒。
- 简单指令（如Swap, Increment）：两种方法都很快（<1秒）。此时，追求通用性的方法一开销不大，是简单可靠的选择。
- 复杂指令（如Multiply, Multiply-Add）：方法二的优势极其明显。对于乘法类指令，证明全功能等价非常耗时（状态空间大），而软件分析提取的需求往往只涉及有限的输入范围（如0 <= x <= 100），使得属性验证比等价验证快几个数量级。这是方法二的主场。
- 特殊指令（如Parallel Decrement）：出现了有趣的反例。该指令硬件上可分解为两个独立的减法，功能等价验证很容易。但软件分析提取的需求将两个输入关联了起来（如x = y + 5），导致属性验证电路逻辑耦合，反而比功能等价验证更慢。这说明，需求本身的逻辑复杂度也会影响验证时间。
软件分析精度直接影响验证负担：不同的软件分析技术（如值域分析、谓词抽象）产生的抽象状态精度不同。更精确的分析（如使用CEGAR的谓词抽象）可能产生更复杂、约束更强的属性，从而增加硬件验证的难度。反之，较粗糙的分析（如符号分析）产生的属性可能更简单。实验中发现，某些分析（如VM+）即使对于复杂指令，也能产生易于验证的属性，因为其推导出的值范围非常窄。

4.2 工程选型决策树

基于以上实践认知，我总结出一个适用于工程项目的选型决策流程：

开始 │ ├─ 定制指令是否简单（如位操作、简单算术）且需用于多个不同程序？ │ │ │ └─ 是 → 选择【方法一：功能等价验证】。一次性投入，长期受益。 │ ├─ 定制指令是否复杂（含乘法、除法、复杂控制）或为单一关键算法优化？ │ │ │ └─ 是 → 选择【方法二：基于需求的属性验证】。针对性验证，效率高。 │ │ │ ├─ 验证是否失败？ │ │ │ │ │ └─ 是 → **警报！** 发现软硬件模型不匹配。需审查： │ │ 1. 软件分析假设（如整数无溢出）是否合理？ │ │ 2. 硬件实现是否确实满足应用场景需求？ │ │ 可能需要调整分析模型或硬件设计。 │ │ │ └─ 否 → 验证通过，获得针对当前程序的可信保证。 │ └─ 资源与时间极度紧张，且仅需验证核心场景？ │ └─ 是 → 即使指令简单，也可考虑【方法二】，仅验证最关键的执行路径属性。

补充建议：在项目早期，尤其是探索定制指令设计空间时，可以先用方法二对候选指令进行快速验证，评估其在不同软件上下文中的可行性。在架构冻结、指令确定后，对最终版本采用方法一进行完备验证，作为交付件的一部分。

4.3 工具链集成与团队协作

引入协同验证工具链会改变传统的开发流程。建议采取以下步骤平滑过渡：

建立统一接口描述：为定制指令定义机器可读的接口描述文件，包括指令语义（C函数原型）、硬件模块端口、以及可能的约束（如时序、资源）。这可以作为软件、硬件、验证三方团队的共同契约。
CI/CD集成：将协同验证作为持续集成流水线的一环。每当软件算法或硬件实现发生变更，自动触发相应的验证任务（方法一或方法二）。方法二的快速反馈特性非常适合融入敏捷开发循环。
结果管理与追溯：建立数据库，存储每次验证的结果（通过/失败）、反例波形、性能数据。这有助于追踪设计演进中的回归问题，并为安全认证（如ISO 26262, DO-178C）提供证据链。

5. 常见问题与实战排错实录

在实际部署和使用软硬件协同验证流程时，你会遇到各种预料之中和预料之外的问题。下面是我在项目中踩过的一些坑以及对应的解决方案，希望能帮你少走弯路。

5.1 软件分析侧典型问题

问题1：软件分析工具无法处理内联汇编或特定的CI标注语法。

现象：CPAchecker等静态分析工具在解析包含特殊CI标记的C代码时报语法错误或无法识别。
排查：检查工具支持的C语言方言和编译器扩展。大多数分析工具基于Clang/LLVM或GCC的前端，对内联汇编的支持有限。
解决：
- 方案A（推荐）：将定制指令封装为纯C函数，并在函数体内用注释或特定的、无副作用的函数调用（如__builtin_custom()）进行标注。在分析前，通过一个轻量级的源码预处理脚本，将这些标记替换为工具可识别的形式（例如，替换为特殊的函数调用或空操作语句）。
- 方案B：修改分析工具的前端，增加对自定义编译指示（Pragma）或内联汇编格式的支持。这需要较深的工具链知识。

问题2：提取出的前后条件过于庞大或复杂，导致硬件验证超时。

现象：方法二中，属性检查器生成的Verilog模块规模巨大，综合和SAT求解极其缓慢。
排查：检查ARG中CI使用点的上下文。是否在循环中？循环展开是否产生了大量相似但略有不同的路径条件？
解决：
- 条件合并：在提取后，对逻辑上等价或蕴含的前后条件对进行合并简化。例如，x > 0和x > 1可以合并为x > 0（如果后者是前者的子集）。
- 抽象域选择：尝试使用更粗粒度的抽象域进行软件分析。例如，用“符号分析”（正、负、零）代替“区间分析”，产生的属性会更简洁，但可能损失精度。需要权衡。
- 路径聚焦：如果软件验证本身只关心某些关键路径（如错误路径），可以配置分析工具只沿这些路径提取条件，忽略其他路径。

问题3：软件分析“证明”了程序属性，但提取的需求在硬件上验证失败。

现象：这是最值得警惕的情况，通常意味着模型失配。
排查步骤：
1. 检查SAT反例：硬件验证工具（如CaDiCaL）在返回SAT时会提供一组使error=1的输入值。将这些输入值反向映射回程序变量。
2. 模拟对比：用这组输入值，分别执行：
  - 软件规范模型：在C语言环境中，用数学整数运行包含CI的代码段。
  - 硬件行为模型：编写一个简单的硬件模拟器（或使用Verilog仿真器），用相同的输入（注意位宽）运行CI的实现。
3. 对比输出：观察两者输出是否一致。如果不一致，根源通常是：
  - 位宽与溢出：软件用32位无符号数模拟，硬件是16位？或者符号位处理方式不同？
  - 未定义行为：C语言中的有符号整数溢出是未定义行为，而硬件有明确定义（如环绕）。
  - 初始状态差异：软件分析可能假设某些寄存器或内存初始为0，而硬件可能有随机初值。
解决：修正失配点。要么修改软件分析模型，使其更贴近硬件（例如，使用位向量理论建模），要么在硬件设计规范中明确这些差异，并确保软件在调用CI前满足硬件的前提条件（例如，通过添加输入范围检查）。

5.2 硬件验证侧典型问题

问题4：功能等价性验证在乘法器等复杂模块上超时。

现象：使用方法一时，ABC或SAT求解器在处理包含大型算术单元的设计时，内存耗尽或长时间无结果。
解决：
- 层次化验证：不要一次性验证整个CI。如果CI由多个子模块组成（如先乘法后加法），先单独验证乘法器模块和加法器模块的功能等价性，再验证它们的组合。这能分解问题。
- 利用结构相似性：如果实现和规范在高级结构上相似（例如，都是流水线乘法器），可以尝试引导等价性检查工具进行结构比对，而不是纯粹的功能比对。一些高级工具支持。
- 降级到方法二：如果全功能验证确实不可行，退而求其次，使用方法二验证一组核心属性。虽然保证减弱，但总比没有验证强。

问题5：生成的属性检查器电路无法综合或时序不收敛。

现象：PCG生成的Verilog代码在Yosys综合时报错，或综合后的电路无法在目标频率下工作。
排查：检查生成的逻辑是否包含复杂的算术比较、非2的幂次除法或宽位宽的非线性运算。这些在硬件中实现成本很高。
解决：
- 简化属性：与软件团队沟通，看提取的属性是否可以放松。例如，x == y能否放松为abs(x-y) < threshold？后者可能用更简单的电路实现。
- 调整综合策略：在Yosys中尝试不同的综合算法和优化选项。对于复杂的比较器，可以手动实例化厂商提供的IP核（如DSP块中的比较器）。
- 流水线化：如果属性检查器位于关键路径上，考虑将其流水线化，插入寄存器打破长组合逻辑链。

5.3 工具链集成问题

问题6：软件变量到硬件端口的映射错误。

现象：验证通过，但后来发现映射错了，比如把变量a映射到了硬件的端口b上。
预防：建立严格的、自动化的映射检查流程。
- 在CI的接口描述文件中，明确定义每个形式参数（如x1, x2, x3, z）的位宽和顺序。
- 在提取需求的脚本中，增加一致性检查：确保程序中的CI调用实参与硬件端口的位宽和类型匹配。
- 生成一个简单的测试向量，在RTL仿真中运行，对比软件模型和硬件仿真的结果，作为冒烟测试。

问题7：验证环境不可复现。