28nm CMOS Via二极管：高密度RRAM阵列的工艺兼容性选择器方案

1. 项目概述：为什么我们需要Via二极管？

在半导体存储器的世界里，我们一直在追求两件事：更高的密度和更低的成本。传统的NAND闪存已经逼近物理极限，而像DRAM这样的易失性存储器又无法在断电后保存数据。于是，像电阻式随机存取存储器这类新兴的非易失性存储器技术，就成了大家眼中的“潜力股”。它结构简单，理论上一个存储单元只需要一个电阻开关，能做得非常小，而且读写速度也很快。

但理想很丰满，现实很骨感。当我们想把RRAM单元密密麻麻地排成一个巨大的交叉点阵列时，一个叫“潜行电流”的幽灵就出现了。想象一下，在一个巨大的网格里，你想读取某一个交叉点的电阻值，但电流会偷偷摸摸地从旁边那些没被选中的单元溜过去，严重干扰你的读取信号。这就好比在一个漆黑的房间里，你想看清一盏小灯，但周围有无数微弱的光源也在发光，让你根本分不清哪个才是目标。这个问题不解决，阵列的规模就做不大，高密度存储也就无从谈起。

为了解决这个问题，业界提出了“1D1R”的方案，也就是一个选择器二极管配一个电阻存储单元。这个二极管的作用就像一个单向阀门，只允许电流从一个方向顺利通过，反向则几乎完全截止。这样，在读取时，非选中单元上的反向电压会让它们的二极管处于高阻态，从而极大地抑制了潜行电流的路径。然而，找到一个理想的选择器二极管并不容易。它需要和现有的CMOS工艺完全兼容，不能引入额外的材料和复杂步骤；它需要有极高的正反向电流比，确保“开”和“关”的状态泾渭分明；它还要有足够的电流驱动能力，能可靠地对RRAM单元进行置位和复位操作；最后，它必须足够小，不能拖累存储单元的整体尺寸。

正是在这样的背景下，我们今天要深入探讨的这项技术——基于28nm CMOS铜互连工艺的Via二极管——应运而生。它不是一个独立的新器件，而是巧妙地利用了芯片后端互连工艺中现成的“通孔”结构，通过引入一层特殊的TaN/TaON复合介质薄膜，将其改造成了一个高性能的选择器。这不仅意味着它天生就与最先进的逻辑工艺兼容，成本极低，更重要的是，它实现了高达10^6的正反向电流比和超过10mA/cm²的导通电流密度，性能指标非常亮眼。接下来，我们就一层层剥开它的技术细节，看看这个“螺蛳壳里做道场”的精妙设计是如何实现的。

2. Via二极管的核心设计与工艺实现

2.1 结构揭秘：从普通通孔到功能器件

首先，我们得搞清楚这个Via二极管到底长什么样。在标准的28nm CMOS铜互连工艺中，“Via”指的是连接上下两层金属线的垂直导电通道，通常就是铜。工艺的目标是让这个通道的电阻尽可能低，导电性尽可能好。而这项技术的核心创新在于，它在这个铜通孔和底部的铜金属线之间，插入了一个非常薄的复合介质层，结构是Cu / TaON / Ta / TaN / Cu。

这个结构看起来简单，但每一层都大有讲究。最上层是来自上层互连的铜通孔，最下层是底部的铜金属线，这是工艺中本来就存在的。关键就在于中间夹着的“三明治”：

1. TaN层：紧贴底部铜电极。氮化钽是一种常见的扩散阻挡层材料，用于防止铜原子扩散到介质中。在这里，它同时也作为二极管的一个电极。
2. Ta层：位于TaN之上。这一层金属钽是形成功能的关键之一。
3. TaON层：最核心的介质层，是氧氮化钽。它是在工艺中通过控制条件形成的，其成分和缺陷状态决定了二极管的整流特性。

这个结构本质上是一个金属-绝缘体-金属结构。但神奇的是，在经过一个适当的“形成”步骤后，它表现出了强烈的非线性与不对称的电流-电压特性，也就是二极管特性。电流从顶部铜通孔流向底部铜线（正向偏压）时，可以顺畅通过；反过来（反向偏压）时，电流就被极大地抑制了。

注意：这里提到的“形成”步骤，类似于RRAM的初始化操作，通过施加一个电压使介质层内部产生可控的缺陷（如氧空位），从而激活其选择器功能。这一步的电压、时间控制至关重要，直接影响器件的一致性和可靠性。

2.2 工艺兼容性：最大的优势所在

这项设计最厉害的一点，就是它的工艺兼容性。它没有引入任何新的、与标准CMOS逻辑工艺不兼容的材料。Ta、TaN本身就是铜互连工艺中标准的扩散阻挡层/衬垫材料。TaON层可以通过对已有的Ta/TaN叠层进行受控的氧化氮化处理来形成，这完全可以集成在现有的工艺流程中，无需额外的光刻或蚀刻步骤。

这意味着，芯片制造商可以在生产逻辑芯片的同一套生产线上，几乎零成本地“顺便”制造出这些高性能的选择器二极管。这对于希望将高密度存储器嵌入到先进系统级芯片中的设计来说，是颠覆性的优势。它解决了其他候选选择器技术（如基于VO₂、NiO/ZnO异质结等）普遍面临的工艺集成难题和额外成本问题。

2.3 性能指标解读：为什么它如此出色？

根据论文数据，这个尺寸仅为45nm x 45nm的微型Via二极管，展现出了令人印象深刻的性能：

• 超高整流比：正向电流与反向电流之比高达10^6。这个数字意味着，在“开”和“关”状态之间，有六个数量级的电流差异。这为区分存储器的“0”和“1”状态提供了巨大的噪声容限。
• 高导通电流密度：大于10 mA/cm²。虽然单个二极管面积很小，但其单位面积能提供的电流很强，足以驱动与之串联的RRAM单元进行可靠的复位操作（论文中提及复位电流约130µA）。
• 低漏电流：反向偏压下的漏电流小于1 nA。极低的关态电流是抑制潜行电流、降低静态功耗的关键。
• 优异耐久性：在经历了10万次RRAM的置位/复位循环测试后，其驱动能力没有明显衰退。这表明它能承受实际存储器应用中反复的读写操作。
• 宽温工作：从室温到100°C，其整流特性保持稳定，整流比仍高于10^4，满足了芯片在各种环境下的工作需求。

这些性能指标综合起来，使得该Via二极管在众多选择器方案中脱颖而出，成为一个兼具高性能、高可靠性与高工艺兼容性的理想解决方案。

3. 工作原理与关键特性深度解析

3.1 整流机理：氧空位扮演的关键角色

一个普通的MIM结构通常是对称的，为什么这个特定的叠层会产生如此强的二极管效应？论文将其归因于肖特基势垒的调制，而调制的“手”就是介质层中的氧空位。

在初始的TaON介质层中，可能存在一定的氧空位缺陷。在“形成”步骤施加电压时，这些氧空位（带正电，Vo²⁺）会在电场作用下发生迁移和重新分布。由于Ta/TaN电极和TaON介质之间的界面特性不对称，氧空位更容易在其中一个界面附近聚集。

我们可以这样理解：假设氧空位在TaON/Ta界面附近富集。这些带正电的缺陷会像一块正电荷薄层，改变了该界面处的能带结构，有效降低了电子从金属（Ta）进入介质（TaON）的势垒高度。而在另一侧的Cu/TaON界面，由于缺乏类似的氧空位聚集，势垒高度则相对较高。

于是，一个不对称的势垒结构就形成了。当施加正向偏压（Cu为正，底部电极为负）时，电子从势垒较低的Ta/TaON界面注入更为容易，电流较大；当施加反向偏压时，电子需要克服势垒较高的Cu/TaON界面，电流就非常小。这就实现了整流。论文通过测量发现，这个势垒高度在正向偏压下可以从0.35eV降低到0.01eV，变化非常显著，从而解释了其高非线性特性的来源。

3.2 与RRAM的集成：1D1R单元实战

单独的选择器再好，也要看它和存储单元搭档的效果。这项研究将Via二极管与同样基于铜通孔工艺的Via RRAM垂直堆叠，构成了一个1D1R单元。这个单元可以直接制作在芯片的后端互连层中，实现了真正的三维立体集成。

在操作上：

• SET（置位，写‘1’）：对1D1R单元施加一个足够大的正向电压脉冲。此时二极管导通，电流流过，将下面的RRAM介质“击穿”或诱导其发生化学变化，使其从高阻态转变为低阻态。
• RESET（复位，写‘0’）：施加一个反向电压脉冲（或另一种极性的正向脉冲，取决于RRAM类型）。同样，在二极管导通的半周期内，电流以相反方向或特定波形流过RRAM，使其恢复至高阻态。
• READ（读取）：施加一个较小的正向读取电压（如论文中的1.5V）。此时，如果RRAM处于低阻态，整个1D1R的通路电阻很小，读出的电流就大；如果RRAM处于高阻态，通路电阻很大，读出的电流就小。由于二极管的反向截止特性，非选中单元上的漏电极小，不会干扰这个读取信号。

实测数据显示，在1.5V读取电压下，低阻态与高阻态的电流比达到了4000倍，形成了一个非常宽阔的读取窗口。

3.3 抑制潜行电流的量化分析

潜行电流对阵列规模的限制，可以通过建模和仿真来量化。论文中的图6展示了不同阵列结构下，读取电流差随阵列大小变化的关系。读取电流差定义为低阻态读电流与高阻态读电流之差，它必须保持足够大才能被灵敏放大器可靠地检测到。

在一个无选择器的纯交叉点RRAM阵列中，随着阵列行列数增加，非选中单元形成的并联漏电路径越来越多，导致流经选中单元的有效读取电流被严重分流，读取窗口迅速关闭。而引入1D1R结构后，由于非选中单元上的二极管处于反向偏压，漏电通道被极大地扼制。

论文的结论非常振奋人心：采用这种Via二极管的1D1R结构，理论上可以实现比无选择器阵列大近1000倍的阵列规模。这意味着在相同的芯片面积上，可以集成百万甚至千万级别的存储单元，为实现超高密度的嵌入式存储提供了坚实的物理基础。

实操心得：在评估选择器性能时，不能只看单个器件的整流比。必须将其放入目标阵列架构（如256x256, 1024x1024）中进行系统级仿真，评估在考虑所有寄生参数和工艺波动后，最坏情况下的读取容限是否仍然满足要求。Via二极管的高整流比和低漏电流，正是在这种系统级评估中展现出了巨大优势。

4. 性能评估、挑战与未来展望

4.1 可靠性测试与数据解读

对于任何想要商用的半导体器件，可靠性是生命线。论文中对Via二极管进行了几项关键的可靠性测试：

1. 耐久性：让多个Via二极管经历10万次连续的RRAM SET/RESET操作（SET: 5.5V/100ms, RESET: 4.5V/100µs）。测试结果显示，其导通电流驱动能力在整个过程中只有非常轻微的变化，归一化电流保持在初始值的附近波动。这证明了该二极管能够承受长期、反复的开关应力。
2. 保持特性：在-1.5V的反向偏压应力下，持续测试了10,000秒（约2.8小时）。其关态漏电流保持了极低的水平且稳定。虽然更长时间（如10年）的数据需要外推或更严格的测试，但初步结果非常积极。
3. 均匀性：图3展示了多个Via二极管的I-V曲线，其正向和反向特性表现出良好的一致性。这对于大规模阵列应用至关重要，因为器件之间的差异过大会导致操作电压窗口变窄，良率下降。

这些数据共同描绘了一个可靠、稳健的选择器器件画像。其性能衰减主要可能来自于介质层中氧空位在长期电应力下的进一步迁移或湮灭，但现有的测试结果表明其稳定性足以满足嵌入式存储的应用需求。

4.2 面临的挑战与工程优化点

尽管前景光明，但在走向大规模量产的道路上，仍有几个工程挑战需要关注和优化：

• 形成电压的均匀性：器件的整流特性依赖于一个初始的“形成”步骤。如何在大面积晶圆上确保每个微小的Via二极管都能以完全一致的条件完成“形成”，是工艺集成中的一个难点。需要精确控制氧化氮化的工艺参数（温度、气体比例、时间）。
• 高温数据保持：论文测试到了100°C，但对于汽车电子等应用，可能需要验证125°C甚至150°C下的长期数据保持能力。高温可能会加剧氧空位的移动，影响势垒的稳定性。
• 阵列中的串扰：在超大规模三维交叉点阵列中，即使有高性能选择器，线间电容耦合、IR压降等问题也会变得更加突出。需要协同优化阵列布线设计、驱动电路和读取方案。
• 与更先进节点的兼容性：这项工作基于28nm工艺。当工艺节点向14nm、7nm甚至更小尺寸演进时，通孔的尺寸和深宽比会发生变化，Ta/TaN/TaON叠层的厚度也需要等比例微缩。其物理机制和性能是否能在更小尺寸下维持，需要进一步研究。

4.3 技术对比与方案选型思考

在为一款芯片选择嵌入式非易失性存储器方案时，工程师需要权衡多种因素。Via二极管方案的核心竞争力在于其无与伦比的工艺兼容性和成本优势。

我们可以将其与其他几种主流选择器方案进行简单对比：

从上表可以看出，Via二极管在工艺兼容性、面积效率和综合电性能上取得了很好的平衡。对于追求高密度、低成本、且需要与先进逻辑工艺共存的嵌入式存储应用（如物联网终端芯片、智能卡、微控制器等），它是一个极具吸引力的选择。而对于追求极致性能、对成本不敏感的特殊存储应用，其他方案可能仍有其用武之地。

5. 设计考量与实战避坑指南

5.1 电路与阵列设计要点

将Via二极管集成到1D1R阵列中，不仅仅是器件的堆叠，更需要从电路和系统层面进行精心设计。

1. 读写电压方案的制定：

   • 操作窗口：首先需要确定RRAM的SET/RESET电压阈值，以及Via二极管的开启电压。两者的交集就是可行的操作电压窗口。Via二极管的非线性特性要足够“陡峭”，以便在较低的读取电压下，选中单元（二极管正向导通）和非选中单元（二极管反向截止）的电流差异最大化。
   • 电压偏置方案：在交叉点阵列中，常用的方法是“半选”电压偏置。例如，对选中的字线和位线施加全幅的读写电压V_op，对未选中的字线和位线施加V_op/2。这样，选中单元承受的电压为V_op，而未选中单元承受的电压为0或±V_op/2。Via二极管的存在，确保了即使未选中单元承受了V_op/2的反向偏压，其漏电流也微乎其微。

2. 灵敏放大器设计：由于1D1R单元的读电流可能只有微安甚至纳安量级，需要一个高精度、低噪声的灵敏放大器来检测。放大器的参考电流生成、失调电压补偿、以及抗噪声设计都至关重要。宽阔的读窗口（4000倍的LRS/HRS比）为灵敏放大器的设计提供了很大的便利。

3. 驱动电路能力：虽然单个单元的RESET电流不大（~130µA），但在对整行或整列进行并行操作时，总电流会很大。需要确保字线/位线的驱动电路能够提供足够的瞬态电流，同时还要考虑IR压降对阵列边缘和中心单元操作电压一致性的影响。

5.2 工艺整合中的关键步骤

在芯片制造厂，将这项技术从实验室转移到量产线，需要关注以下几个关键工艺整合点：

1. 通孔蚀刻与清洗：在蚀刻出连接上下金属层的通孔后，必须进行彻底的清洗，以去除蚀刻残留物和污染物。任何残留物都可能影响后续TaON介质层的质量以及其与铜电极的界面特性。
2. 阻挡层/衬垫层的沉积与改性：标准的TaN/Ta阻挡层通过物理气相沉积形成。形成TaON层的关键步骤，是在受控的氧气和氮气氛围中对Ta层进行退火处理。温度、时间、气体分压是三个最核心的工艺参数。温度太低，反应不充分，性能不稳定；温度太高，可能影响下层铜线的电迁移可靠性。需要找到最优的工艺窗口。
3. 铜填充与化学机械抛光：在形成TaON复合层后，需要继续完成铜的电镀填充和CMP步骤。CMP过程必须均匀，不能对脆弱的TaON介质层造成损伤或过度的厚度损失。

5.3 常见问题与排查思路

在实际研发或生产过程中，可能会遇到以下典型问题：

• 问题一：整流比不达标或均匀性差

  • 可能原因：TaON层的成分或厚度不均匀；“形成”步骤的电压/电流条件不一致；通孔侧壁的介质层覆盖性不佳。
  • 排查思路：
    1. 检查PVD沉积设备的工艺稳定性，确保Ta/TaN层的厚度和均匀性。
    2. 优化氧化氮化退火工艺，使用更精密的温度控制系统和气体流量控制器。
    3. 通过透射电子显微镜和能量色散X射线光谱分析特定失效器件的截面，观察TaON层的形貌和元素分布。
    4. 统计晶圆上不同位置器件的性能，绘制分布图，看是否与某些工艺设备（如退火炉）的温度梯度有关。

• 问题二：耐久性测试后期漏电流增大

  • 可能原因：长期电应力导致氧空位过度聚集或注入到电极中，改变了势垒结构；介质层在反复焦耳热作用下发生微结构变化。
  • 排查思路：
    1. 进行不同温度下的加速寿命测试，推算其在实际工作条件下的寿命。
    2. 优化SET/RESET的操作脉冲。尝试使用更短脉宽、更低电压的脉冲，减少对二极管介质的应力。
    3. 在电路设计上，采用写验证和自适应写脉冲算法，避免对单元施加不必要的过应力。

• 问题三：集成后1D1R单元成品率低

  • 可能原因：Via二极管与下层Via RRAM的工艺步骤相互干扰；在三维堆叠时，上层工艺步骤（如蚀刻、沉积）对下层已完成的器件造成损伤。
  • 排查思路：
    1. 进行严格的工艺顺序和集成流程审查。考虑是否需要在关键层之间增加保护性介质层。
    2. 采用非破坏性的检测方法，如电子束探针，在完成每一层制造后测试关键电参数，定位失效发生的工艺层。
    3. 设计特殊的测试结构，用于分离和独立评估二极管和RRAM的性能，快速定位问题是出在哪个部件上。

这项基于28nm CMOS工艺的Via二极管技术，为我们展示了如何通过巧妙的材料工程和工艺整合，在现有的成熟技术框架内，创造出解决下一代存储难题的关键器件。它平衡了性能、密度、成本和可靠性的多重需求，为高密度嵌入式非易失性存储器，特别是三维交叉点RRAM阵列，铺平了一条切实可行的产业化道路。其设计思想——最大化利用现有工艺平台，通过微创新实现功能突破——对于许多面临类似集成挑战的半导体新器件开发，也具有深刻的借鉴意义。