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数电基本概念复习（常见面试题）

news 2026/5/26 19:46:27

竞争与冒险：输入信号路径不同导致输出出现尖峰毛刺。解决方法：加滤波电容、修改逻辑（增加冗余项）、选通法（利用STB信号避开毛刺）

特点：输出不仅取决于当前输入，还取决于过去的状态（有记忆，依赖时钟沿）。
锁存器与触发器：
- 锁存器：电平敏感（如SR锁存器、D锁存器）。慎用：易产生毛刺、时序难收敛。
- 触发器：边沿敏感（上升沿/下降沿）。常用：D触发器（数据锁存、分频）、JK触发器（T触发器）。
同步与异步：
- 同步：所有触发器共用同一时钟（主流设计，时序易分析）。
- 异步：各触发器时钟源不同（有风险，仅特定场景如分频、异步复位）。
典型电路：
- 寄存器：N个D触发器构成。
- 计数器：二进制、十进制、环形、扭环形（Johnson）。
- 分频器：偶数分频（计数器）、奇数分频（双边沿或计数+组合）、半整数分频。
状态机：
- Moore型：输出仅取决于当前状态（更稳定）。
- Mealy型：输出取决于当前状态和输入（响应快，但有毛刺风险）。
- 编码方式：二进制编码（节省触发器）、独热码（节省组合逻辑，速度快，适合FPGA）、格雷码（节省功耗）。

Q1：解释一下建立时间（Setup Time）和保持时间（Hold Time）。

答：
- 建立时间：时钟有效沿到来之前，数据必须保持稳定的最小时间。
- 保持时间：时钟有效沿到来之后，数据必须保持稳定的最小时间。
- 违例后果：亚稳态（Metastability），即寄存器输出不定态，可能传播导致系统崩溃。
- 解决方法：降低时钟频率、优化组合逻辑路径（插入流水线）、使用更快触发器。

Q2：同步复位和异步复位有什么区别？

答：
- 同步复位：复位信号仅当时钟沿到来时生效。优点：抗毛刺好，利于时序分析；缺点：需要时钟才能复位。
- 异步复位：复位信号立即生效（不管时钟）。优点：响应快，少资源；缺点：易受毛刺干扰，复位释放若在时钟沿附近易导致亚稳态。
- 常用做法：异步复位、同步释放（用两级触发器同步异步复位信号）。

Q3：解释亚稳态，如何避免？

答：触发器建立/保持时间不满足时，输出会进入一个介于0和1之间的不稳定状态。避免方法：
1. 两级触发器同步（处理单bit跨时钟域）。
2. 使用FIFO或握手（多bit跨时钟域）。
3. 减小组合逻辑延迟。
4. 使用更快（更低亚稳态时间常数）的触发器。

Q4：用D触发器实现一个2分频电路（或4分频）。

答：将D触发器的反相输出端（Q非）接到输入端D，时钟输入端接输入时钟。这样Q端输出就是输入时钟的2分频。要4分频则级联两个这样的2分频器。（面试时最好能画出电路图。）

Q5：用二选一MUX（数据选择器）实现一个异或门。

答：异或逻辑为 Y = A⊕B = A·B非 + A非·B。用二选一实现：MUX的S端接A，0输入接B，1输入接B非。即Y = (A==0) ? B : ~B。

Q6：画出CMOS反相器的电路结构，解释其工作原理。

答：上方PMOS管源极接VDD，下方NMOS管源极接GND，两管栅极相连作为输入，漏极相连作为输出。
- 输入为高（VDD）：NMOS导通，PMOS截止，输出拉低至GND。
- 输入为低（GND）：PMOS导通，NMOS截止，输出上拉至VDD。

Q7：Verilog中阻塞赋值（=）和非阻塞赋值（<=）的区别？

答：
- 阻塞赋值：顺序执行，语句结束立即完成赋值。用于组合逻辑（always @(*)）。
- 非阻塞赋值：并行执行，先计算RHS，在块结束时统一赋值。用于时序逻辑（always @(posedge clk)）。
- 混用后果：仿真时出现竞争冒险；综合时可能产生不应有的锁存器或逻辑错误。

Q8：FPGA内部基本单元是什么？