突破GS/s瓶颈：可复位环形VCO-ADC如何消除噪声整形实现高带宽
1. 项目概述与核心挑战
在当今高速通信、雷达和测试测量系统中，对模数转换器（ADC）的性能要求日益严苛。我们不仅需要它能以每秒数十亿次的速率（GS/s）捕捉信号，还希望它在高采样率下保持足够的精度和能效。传统的高速ADC架构，如闪存（Flash）或时间交织（TI）ADC，要么面临功耗随分辨率指数增长的困境，要么需要复杂的校准电路来补偿多通道间的失配。与此同时，随着CMOS工艺节点的不断微缩，时间域ADC因其高度数字化、易于集成的特性而备受关注。其中，基于压控振荡器（VCO）的ADC，通过将输入电压转换为振荡频率，再利用数字电路对相位进行量化，展现出了巨大的潜力。
然而，一个长期困扰VCO-ADC设计者的根本性矛盾在于其固有的噪声整形特性。在过采样应用中，这种特性是优点，它能将量化噪声（QN）推向高频，再通过数字滤波器轻松滤除。但当我们追求奈奎斯特率（即采样率等于信号带宽的两倍）工作时，问题就来了：被整形到高频的噪声无法被滤除，反而会折叠回信号带宽内，导致带内噪声功率加倍，直接限制了信噪比（SQNR）的提升。这使得纯VCO-ADC的采样率长期被限制在800 MHz以下，难以突破GS/s大关。
我们这次要拆解的，正是为了解决这一核心矛盾而生的创新设计：一款基于可复位环形VCO（R-RVCO）的ADC。它通过一个巧妙的“复位”操作，在源头消除了量化噪声整形，同时保留了抑制相位噪声（PN）的能力，从而在2.5 GS/s的采样率下实现了突破性的性能。这篇文章，我将结合自己多年在混合信号电路设计中的经验，为你深入剖析这项工作的设计思路、电路实现细节以及背后的权衡考量。
2. 架构演进：从噪声整形困境到复位解决方案
要理解R-RVCO的巧妙之处，我们得先看看它的前辈们遇到了哪些麻烦。这里，我们可以用一个统一的相位域模型来审视几种主流的VCO-ADC架构。
2.1 传统连续时间（CT）VCO-ADC的瓶颈
在传统的CT VCO-ADC中，VCO本质上是一个积分器，将输入电压Vin积分成相位φ。这个相位被采样、量化后，还需要经过一个数字差分器（1-z⁻¹）来恢复出与输入电压成正比的频率信息。这个差分器带来了两个关键影响：
- 信号传递函数（STF）呈sinc形状：这导致信号在接近奈奎斯特频率时严重衰减，限制了有效带宽。它适合过采样，但在奈奎斯特率下是个致命伤。
- 噪声整形：差分器同时作用于量化噪声和VCO相位噪声。它对相位噪声有抑制作用（尤其对低频相位噪声），这是好事。但它也对原本平坦的量化噪声频谱进行了“整形”，使其功率谱密度以+20 dB/dec的斜率上升。在过采样系统中，后续的数字低通滤波器可以滤除这些高频噪声。但在奈奎斯特率下，所有噪声都落在信号带宽内，计算表明，这会导致带内量化噪声总功率翻倍，使SQNR恶化约3 dB。
2.2 带高通滤波器（HPF）的CT VCO-ADC：顾此失彼
为了拓宽带宽，有研究在VCO前加入了一个模拟CR高通滤波器（HPF），来抵消VCO的积分效应。这样确实能获得平坦的STF，适合奈奎斯特率工作。但代价是，数字差分器被移除了，随之消失的还有对VCO相位噪声的整形抑制能力。这使得系统对VCO的相位噪声变得极其敏感，为了达到可接受的性能，需要VCO具有极低的相位噪声（例如-109 dBc/Hz @10MHz偏移），这在多GHz振荡频率下是极具挑战性的。
2.3 离散时间（DT）VCO-ADC：带宽与噪声的折中
另一种思路是在VCO前加入采样保持（S/H）电路，构成DT VCO-ADC。这样，VCO在每个采样周期内对恒定的采样电压进行积分，其STF是平坦的，完美适配奈奎斯特率采样。然而，为了抑制相位噪声，数字差分器仍然被保留。因此，它虽然解决了带宽问题，却依然无法摆脱量化噪声功率翻倍的宿命。
2.4 R-RVCO架构：鱼与熊掌兼得
上述分析揭示了一个理想的奈奎斯特率VCO-ADC应该具备的三个特征：1) 平坦的STF（高带宽）；2) 对相位噪声的抑制；3) 无量化噪声整形。R-RVCO架构的提出，正是为了同时满足这三点。
它的核心思想非常直观：在每个转换周期开始时，强制将环形VCO的相位重置到一个已知的固定状态（例如，所有奇数相位节点拉低，偶数节点拉高）。这个操作带来了革命性的变化：
- 内置的1-z⁻¹操作：重置操作清除了上一个周期的相位累积。当前周期的输出相位φ(n)只与本周期内VCO的振荡有关，与历史无关。从数学上看，这等价于在模拟域内嵌入了1-z⁻¹的传递函数。因此，我们不再需要后级的数字差分器。
- 消除QN整形：由于去掉了显式的数字差分器，量化噪声不再被整形，其带内功率保持为平坦谱的原始值，相比传统CT/DT架构，SQNR直接提升了3 dB。
- 保留PN抑制：虽然去掉了后级差分器，但重置操作本身实现了相位差分的功能。VCO的相位噪声在连续周期之间是相关的，而重置操作引入的“差分”效应，依然能有效抑制低频相位噪声的累积。
- 平坦的STF：由于VCO在每个周期都从零相位开始积分，其输出相位与输入电压（控制频率）在单个周期内的积分值成正比，传递函数是常数，与频率无关，完美支持奈奎斯特带宽。
设计心得：这个方案的优雅之处在于，它用一个简单的、几乎不增加额外时序开销的“复位”动作，同时解决了带宽受限和噪声恶化两个难题。这提醒我们，有时候跳出在数字域做补偿的思维定式，回到模拟域去改变系统的根本特性，能带来更简洁高效的解决方案。
3. 核心电路实现：从架构到晶体管级细节
有了清晰的架构蓝图，接下来就是如何用电路来实现它。论文中的原型芯片采用22纳米CMOS工艺，整个ADC的核心面积仅为0.0022 mm²，堪称极致紧凑。下面我们来拆解几个关键的子模块。
3.1 可复位环形VCO（R-RVCO）设计
R-RVCO是整个系统的核心。它采用伪差分结构来抑制电源噪声。环形振荡器由16级差分延迟单元构成，产生36个相位输出。VCO的调谐范围（TR）为1.4 GHz到7 GHz，由采样得到的控制电压Vctrl通过尾电流源晶体管Mtail进行调节。
延迟单元设计：每个延迟单元采用了电流饥饿型反相器加前馈路径的结构。这种结构有几个好处：1) 抑制共模增益，提高振荡稳定性；2) 通过前馈路径加速翻转，提升最高振荡频率；3) 拓宽调谐范围，改善线性度。在版图布局时，需要特别注意对差分对的匹配，以最小化相位误差。
复位机制实现：复位功能通过插入在环形结构中的传输门（TG）来实现。当采样信号Φs为高时，TG关断，打破振荡环路的连续性。同时，专用的复位开关（Msw1-Msw4）将所有的奇数相位节点（φ1-φ18）拉至尾节点电压Vtail，偶数相位节点（φ19-φ36）拉至电源电压VDD。这样，在采样阶段结束时，VCO的相位被强制初始化为一个确定的状态。
3.2 自适应复位技术：解决恢复时间难题
一个看似简单的复位操作，在实际电路中却隐藏着一个关键挑战：振荡恢复时间。如果粗暴地将所有相位节点复位到电源和地，那么当VCO重新开始振荡时，尾节点电压Vtail需要从一个极端电压（如地）恢复到其稳态值Vtail,osc。���个恢复过程会导致VCO的瞬时频率偏离稳态值，产生额外的相位误差，表现为非线性失真和有效调谐范围的压缩。
论文中提出的自适应复位技术巧妙地解决了这个问题。其核心思想是：让复位时的尾电压Vtail,rst动态地跟踪稳态振荡时的尾电压Vtail,osc。
电路原理：自适应复位电路本质上是一个开关二极管连接的PMOS管（Mx）。在复位模式，Mx导通，形成一个从VDD到Vtail的电流路径。通过精心设计Mx的尺寸（Wx/Lx），使得在复位阶段由Mx提供的电流Itail,rst，近似等于在振荡阶段由电流饥饿型反相器放电所产生的尾电流Itail,osc。
根据MOS管饱和区电流公式：Itail,rst ≈ 1/2 * μp * Cox * (Wx/Lx) * (VDD - Vtail,rst - |Vth,p|)^2Itail,osc ≈ 1/2 * μn * Cox * (Wn/Ln) * (VDD - Vtail,osc - Vth,n)^2
通过让Itail,rst ≈ Itail,osc，可以迫使Vtail,rst ≈ Vtail,osc。这样，当VCO从复位切换到振荡模式时，尾电压几乎不需要变化，振荡器能够几乎瞬间建立稳态振荡，极大缩短了恢复时间。
实操要点：仿真时，必须跨工艺角（TT, SS, FF, FS, SF）检查Vtail,rst对Vtail,osc的跟踪情况。论文数据显示，在最坏情况下，两者的电压失配也很小，这保证了自适应复位技术在各种工艺偏差下的鲁棒性。在实际布局时，这个开关PMOS管应靠近VCO的尾电流源，以减小寄生电阻和电容的影响。
3.3 频率-数字转换器（FDC）与相位折叠（PF）
量化器（FDC）负责将VCO的振荡频率（体现为相位信息）转换为数字码。为了兼顾检测范围和分辨率，采用了粗量化（CQ）和细量化（FQ）的两级结构。
- 粗量化器（CQ）：本质上是一个高速异步双采样计数器，它能工作在高达10 GHz的频率下，覆盖VCO的整个调谐范围。它在整个量化区间内对VCO的周期进行计数，得到输出代码的高位（粗码）。
- 细量化器（FQ）：其核心是捕获量化时刻VCO的相位状态（即在一个周期内的具体位置），得到低位（细码）。这是分辨率的主要来源。
动态开关缓冲器（Switched Buffer）：FQ的创新点在于使用了动态开关缓冲器阵列来替代传统的D触发器（DFF）阵列。每个开关缓冲器由一个动态电平移位器和一个锁存器组成。电平移位器将VCO输出（摆幅在Vtail到VDD之间）转换为轨到轨的信号驱动锁存器。关键之处在于，这些缓冲器并非一直开启，而是由一个窄脉冲Φbuf（脉宽约90 ps）控制，仅在需要采样相位的短暂窗口内导通。这带来了巨大的能效提升：在2 GS/s采样率、7 GHz VCO频率下，每个开关缓冲器仅消耗45.4 µW，而采用缓冲器加TSPC DFF或传统DFF的方案，功耗分别高达218.8 µW和222.3 µW。
相位折叠（Phase Folding）技术：另一个节省面积和功耗的巧思是相位折叠。由于环形VCO的相位翻转顺序是确定的（例如，φ1, φ2, ..., φ36依次翻转），我们并不需要采样全部36个相位来判断状态。论文中，FQ只采样了18个相位（例如φ1-φ18）。通过监测第18个相位（D18）的翻转状态，可以判断当前相位点是在前半周期还是后半周期。如果D18为低，说明相位点在前18个内；如果D18为高，则说明相位点在后18个内，此时只需对前18个相位的采样结果进行简单的逻辑处理（“折叠”），即可重构出完整的36相位信息。这样，FQ所需的硬件（缓冲器、锁存器、逻辑门）数量几乎减半。
3.4 采样保持（S/H）与时钟生成
在DT架构中，采样和量化共享同一个时钟周期。过长的采样时间会挤压量化时间，降低分辨率。因此，需要一个高速、高线性的采样开关。
- S/H电路：采用了栅压自举开关。为了进一步提升速度，论文借鉴了一种快速自举技术：在自举电容的充电路径上增加了一个偏置路径，并引入了一个上拉PMOS管（M2）。M2在采样阶段激活，帮助VG节点快速充电至VDD，从而让采样开关MS更快地完全开启。仿真表明，该采样器在所需的全采样率范围内能达到80 dB的无杂散动态范围（SFDR），满足了后端VCO量化器的线性度要求。
- 时钟生成：需要产生两个关键时钟：采样/复位时钟Φs和缓冲器使能时钟Φbuf。Φs的脉宽固定为约100 ps，以确保在0.5-2.5 GS/s的全范围采样率下，都能完成充分的采样和复位。Φbuf的脉宽则通过可编程的开关电容阵列进行修调，以补偿工艺偏差，确保90 ps的精确采样窗口。
3.5 数字校准：弥补VCO非线性的最后一步
即使采用了高线性度的VCO设计，其调谐曲线（频率 vs. 控制电压）仍存在固有的非线性，这会引入谐波失真。在未校准的情况下，ADC的有效位数（ENOB）大约只有5位。
论文采用了一种基于查找表（LUT）的前台数字校准方案。具体来说，利用ADC原始输出的高5位，将VCO的调谐曲线划分为32个线段。每个线段的起点和终点用11位数字码存储在LUT中。ADC原始输出的低几位则在对应的线段内进行线性插值，最终产生11位经过非线性校准的数字输出。
这种分段线性插值的方法，相比存储整个输入-输出映射关系的全查找表，极大地减少了所需的存储单元和逻辑资源。在2 GS/s下，数字校准电路仅占用0.0024 mm²面积，功耗为0.39 mW。
注意事项：VCO的调谐曲线对电源电压和温度变化敏感。因此，当工作条件（PVT）发生显著变化时，需要重新进行校准。在实际系统中，可以考虑集成一个后台校准引擎，或者在工作环境稳定后进行一次前台校准。
4. 性能实测与关键结果分析
芯片最终在22纳米CMOS工艺上流片并进行了测试。让我们看看这些精巧的设计最终带来了怎样的性能。
4.1 动态性能与带宽
在1.1 V电源电压、2 GS/s采样率下，ADC的性能随输入频率变化如下：
- 在9.5 MHz低频输入时，校准后的信噪失真比（SNDR）为40.3 dB，无杂散动态范围（SFDR）为57.9 dB。
- 当输入频率接近奈奎斯特频率（995 MHz）时，SNDR仍保持在39.7 dB，SFDR为57.1 dB。
- -3 dB有效分辨率带宽（ERBW）超过了3 GHz，充分证明了其平坦的STF和优秀的宽带性能。
图18展示了校准前后的输出频谱对比。校准前，频谱中可见明显的谐波分量（灰色曲线），这主要源于VCO的非线性。经过LUT校准后（蓝色曲线），谐波被显著抑制，频谱变得非常干净。
4.2 灵活的采样率与能效
该ADC支持500 MS/s到2.5 GS/s的宽范围采样率。如图19所示，随着采样率降低，可用量化时间增加，分辨率相应提高。采样率每降低一半，SNDR提升约6 dB（相当于增加1位有效精度），这与理论公式N ≈ log2(Nvco * f_TR / f_s)的预测相符。
能效是另一个亮点。在2 GS/s、1.1 V电源下，总功耗为6.2 mW，其中高速R-RVCO和FQ占54.8%，CQ占25.8%，时钟和S/H电路占19.4%。对应的品质因数为FoMW = 39.2 fJ/conv-step, FoMS = 151.8 dB。当电源电压降至1 V时，性能略有下降（SNDR降低0.63 dB），但能效进一步提升至FoMW = 31.3 fJ/conv-step, FoMS = 152.4 dB，这在已报道的2 GS/s及以上采样率的ADC中处于领先水平。
4.3 静态性能
在2 GS/s采样率下，对9.5 MHz正弦输入进行测试，校准前后的微分非线性（DNL）和积分非线性（INL）如下：
- 校准前：DNL在[-0.88, 0.76] LSB之间，INL在[-1.90, 2.44] LSB之间。较大的INL反映了VCO调谐曲线的非线性。
- 校准后：DNL改善至[-0.67, 0.58] LSB，INL大幅改善至[-0.40, 0.44] LSB。这表明LUT校准有效地补偿了非线性，保证了ADC的单调性和线性度。
5. 总结与展望
这项工作的核心贡献在于，通过引入“可复位”这一简单而强大的操作，从根本上重构了VCO-ADC的噪声传递函数。R-RVCO架构在模拟域内嵌了差分功能，一举实现了无量化噪声整形、保留相位噪声抑制和平坦信号带宽这三个奈奎斯特率ADC梦寐以求的特性。
从电路实现层面，自适应复位技术解决了复位带来的瞬态响应问题；动态开关缓冲器和相位折叠技术大幅降低了细量化器的功耗和面积；结合前台数字校准，最终在22纳米工艺上实现了一款面积仅0.0022 mm²、支持0.5-2.5 GS/s采样率、能效卓越的ADC原型。
我个人在实际研究中的体会是，时间域ADC的设计正在从“能用”走向“好用”。早期的研究主要解决“有无”问题，证明VCO可以作为量化器。而现在的研究，像这篇工作一样，开始深入解决其固有的性能瓶颈（如噪声整形），并优化功耗、面积等实际指标。这种“复位”的思想或许可以扩展到其他时间域电路，例如用于构建噪声特性更优的VCO-Based Σ-Δ调制器。
当然，任何设计都有其权衡。R-RVCO的复位操作需要精确的时序控制，增加了时钟电路的复杂性。此外，前台校准虽然有效，但不利于系统上电后的快速启动或应对动态环境变化。未来的工作可能会探索更鲁棒的自适应复位电路，或者低开销的后台校准算法，以进一步提升该架构的实用性和适应性。无论如何，这项研究为高速、高能效时间域数据转换器的发展，指明了一条清晰而富有潜力的技术路径。