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FPGA序列检测器实战：用Mealy和Moore状态机实现11010检测（附完整Verilog代码与仿真）

news 2026/6/1 10:14:32

FPGA序列检测器实战：Mealy与Moore状态机的深度对比与工程实现

在数字电路设计中，序列检测器是一个经典且实用的模块，广泛应用于通信协议解析、数据帧同步等场景。当我们需要从连续的数据流中识别特定模式（如11010）时，状态机（FSM）无疑是最优雅的解决方案之一。本文将聚焦两种主流状态机——Mealy和Moore，通过完整的Verilog实现、仿真对比和工程选型建议，帮助开发者快速掌握这一关键技术。

1. 状态机选型：理解Mealy与Moore的本质差异

1.1 核心区别：输出逻辑的触发条件

Mealy和Moore状态机最本质的区别在于输出信号的生成逻辑：

  • Mealy状态机：输出由当前状态和输入信号共同决定

    // Mealy输出示例 always @(posedge clk) begin if(cur_state == S4 && !sequence_num) output_signal <= 1'b1; else output_signal <= 1'b0; end

  • Moore状态机：输出仅取决于当前状态

    // Moore输出示例 always @(*) begin if(cur_state == S5) output_signal = 1'b1; else output_signal = 1'b0; end

这种差异直接导致了两种状态机在时序行为上的不同表现。Mealy机的输出可以更快响应输入变化（在同一时钟周期内），而Moore机的输出则更稳定但会有额外延迟。

1.2 状态图对比：11010检测案例

对于相同的11010序列检测任务，两种状态机的状态转移设计有明显差异：

特性Mealy状态机Moore状态机
状态数5个（S0-S4）6个（S0-S5）
输出时机S4状态且输入为0进入S5状态
关键路径组合逻辑路径更长更规整的时序逻辑

Moore机需要额外的S5状态来表示"已检测到完整序列"，这是其输出延迟比Mealy机多一个时钟周期的根本原因。

2. Verilog实现细节：三段式状态机最佳实践

2.1 Mealy状态机完整实现

采用业界推荐的三段式编码风格，确保代码清晰且可综合：

module mealy_11010_detector( input clk, input rst_n, input data_in, output reg detected ); // 状态定义 typedef enum logic [2:0] { IDLE, // S0 GOT1, // S1 GOT11, // S2 GOT110, // S3 GOT1101 // S4 } state_t; state_t current_state, next_state; // 第一段：状态寄存器 always @(posedge clk or negedge rst_n) begin if(!rst_n) current_state <= IDLE; else current_state <= next_state; end // 第二段：次态逻辑 always @(*) begin case(current_state) IDLE: next_state = data_in ? GOT1 : IDLE; GOT1: next_state = data_in ? GOT11 : IDLE; GOT11: next_state = data_in ? GOT11 : GOT110; GOT110: next_state = data_in ? GOT1101 : IDLE; GOT1101:next_state = data_in ? GOT11 : IDLE; default:next_state = IDLE; endcase end // 第三段：输出逻辑（组合逻辑） always @(*) begin detected = (current_state == GOT1101) && !data_in; end endmodule

2.2 Moore状态机完整实现

同样采用三段式结构，注意输出逻辑的差异：

module moore_11010_detector( input clk, input rst_n, input data_in, output reg detected ); // 状态定义（比Mealy多一个状态） typedef enum logic [2:0] { IDLE, // S0 GOT1, // S1 GOT11, // S2 GOT110, // S3 GOT1101, // S4 GOT11010 // S5 } state_t; state_t current_state, next_state; // 第一段：状态寄存器 always @(posedge clk or negedge rst_n) begin if(!rst_n) current_state <= IDLE; else current_state <= next_state; end // 第二段：次态逻辑 always @(*) begin case(current_state) IDLE: next_state = data_in ? GOT1 : IDLE; GOT1: next_state = data_in ? GOT11 : IDLE; GOT11: next_state = data_in ? GOT11 : GOT110; GOT110: next_state = data_in ? GOT1101 : IDLE; GOT1101: next_state = data_in ? GOT11 : GOT11010; GOT11010:next_state = data_in ? GOT1 : IDLE; default: next_state = IDLE; endcase end // 第三段：输出逻辑（纯组合） always @(*) begin detected = (current_state == GOT11010); end endmodule

2.3 代码风格建议

  1. 使用typedef定义状态类型：增强代码可读性和可维护性
  2. 明确的复位策略：统一采用异步复位、同步释放
  3. 完整的case default：避免综合出锁存器
  4. 分离的组合逻辑：次态和输出逻辑使用纯组合always块

3. 仿真对比：时序行为的关键差异

3.1 测试平台设计

构建统一的测试环境，验证两种实现的行为差异：

module tb_11010_detector; reg clk = 0; reg rst_n = 0; reg data_in = 0; wire mealy_detected, moore_detected; // 实例化被测模块 mealy_11010_detector u_mealy(.*); moore_11010_detector u_moore(.*); // 时钟生成 always #5 clk = ~clk; // 测试序列生成 initial begin // 复位 #20 rst_n = 1; // 测试序列1：11010（正确） @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 0; @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 0; // 间隔 repeat(2) @(posedge clk) data_in <= 0; // 测试序列2：110101（重叠检测） @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 0; @(posedge clk) data_in <= 1; @(posedge clk) data_in <= 0; @(posedge clk) data_in <= 1; #100 $finish; end endmodule

3.2 关键波形对比

通过仿真波形可以清晰观察到：

  • Mealy机：在第五个时钟上升沿（输入0）立即产生检测脉冲
  • Moore机：在第六个时钟上升沿（已进入S5状态）才产生检测脉冲

这种时序差异在实际工程中可能带来重要影响，特别是在高速数据流处理场景。

4. 工程实践：选型指南与优化技巧

4.1 应用场景选择建议

根据项目需求选择合适的状态机类型：

考量因素推荐选择原因
需要最快响应Mealy输出延迟少1个周期
时序收敛困难Moore组合路径更短
输出需要同步Moore输出完全同步于时钟
复杂输出条件Mealy可结合当前输入灵活控制

4.2 性能优化技巧

  1. 状态编码优化：

    • 顺序二进制编码：简单但可能产生毛刺
    • 独热码(One-Hot)：适合FPGA，减少组合逻辑
    localparam [5:0] S0 = 6'b000001, S1 = 6'b000010, S2 = 6'b000100, ...;

  2. 流水线输出（针对Mealy机）：

    // 添加一级寄存器改善时序 always @(posedge clk) begin detected_reg <= (current_state == GOT1101) && !data_in; end

  3. 错误恢复机制：

    // 在状态转移中添加错误处理 case(current_state) GOT1101: next_state = data_in ? GOT11 : (error_condition ? ERROR_STATE : IDLE); ... endcase

4.3 扩展应用：可变序列检测

通过参数化设计，可以创建通用的序列检测器：

module programmable_seq_detector #( parameter PATTERN = 5'b11010 )( input clk, input rst_n, input data_in, output detected ); // 状态机实现（可根据PATTERN自动生成状态转移） // ... endmodule

这种设计可以通过脚本自动生成状态转移逻辑，大大提高代码复用率。

http://www.jsqmd.com/news/914304/

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