拆解国产FPGA的HDMI显示核心：以紫光PGL22G为例，聊聊像素、时序与TMDS编码那些事
紫光PGL22G FPGA的HDMI显示核心：从像素扫描到TMDS编码的硬件实现
在数字视频处理领域，HDMI作为现代显示接口的标准，其底层实现原理往往被封装成"黑箱"。当我们使用FPGA构建视频处理系统时，真正理解从像素数据到物理信号的完整转换链条，不仅能帮助开发者优化设计，更能为特殊场景下的定制化开发奠定基础。紫光同创PGL22G作为国产FPGA的代表，配合MS7200 HDMI接收芯片，为我们提供了一个理想的硬件实验平台。
本文将抛开常规的实验步骤讲解，转而深入三个核心技术环节：像素点阵的时序控制机制、RGB888色彩深度的硬件数据流形态，以及TMDS编码在FPGA中的实现逻辑。通过Verilog代码实例，我们将揭示数字视频显示背后的硬件真相。
1. 像素点阵的时空控制：hsync、vsync与DE信号的协同舞蹈
任何数字视频显示本质上都是对时空的精确控制。在FPGA中实现HDMI输出，首先需要理解视频时序的三个核心信号：行同步(hsync)、场同步(vsync)和数据使能(DE)。这三个信号共同构建了视频显示的时空坐标系。
1.1 Z字形扫描的硬件实现
显示器上的图像呈现遵循严格的"Z"字形扫描规律。以1280×720分辨率为例，FPGA需要精确控制：
- 水平时序：每行1280个有效像素，前后分别有水平消隐区
- 垂直时序：720行有效数据，上下分别有垂直消隐区
- 扫描顺序：从左到右、从上到下的逐行扫描
// 紫光PGL22G上的典型时序生成代码片段 always @(posedge pixel_clk) begin if (h_count < H_TOTAL - 1) begin h_count <= h_count + 1; end else begin h_count <= 0; if (v_count < V_TOTAL - 1) v_count <= v_count + 1; else v_count <= 0; end h_sync <= (h_count >= H_SYNC_START) && (h_count < H_SYNC_END); v_sync <= (v_count >= V_SYNC_START) && (v_count < V_SYNC_END); de <= (h_count >= H_ACTIVE_START) && (h_count < H_ACTIVE_END) && (v_count >= V_ACTIVE_START) && (v_count < V_ACTIVE_END); end1.2 消隐区的硬件意义
消隐区(Blanking Interval)在硬件实现中扮演着关键角色：
| 区域类型 | 水平方向 | 垂直方向 | 硬件作用 |
|---|---|---|---|
| 前消隐 | 水平前沿 | 垂直前沿 | 为电子枪回扫提供时间 |
| 同步脉宽 | 同步信号有效 | 同步信号有效 | 标识行/场开始 |
| 后消隐 | 水平后沿 | 垂直后沿 | 稳定信号准备下一行/场 |
| 有效区 | 有效像素 | 有效行数 | 实际显示内容 |
提示：现代显示器虽然不再使用CRT的电子枪，但消隐区的时序规范仍然保留，成为视频标准的一部分。
2. RGB888色彩深度的硬件数据流
在数字视频领域，RGB888代表着每个颜色通道8位、总共24位的色彩深度。但在FPGA硬件数据流中，这种色彩表示有着特定的组织形式和处理方式。
2.1 色彩数据的硬件布局
紫光PGL22G处理RGB888数据时，通常采用以下两种组织形式：
并行总线格式：
- 24位总线：R[7:0], G[7:0], B[7:0]
- 32位总线：8位填充 + R[7:0], G[7:0], B[7:0] (便于对齐)
内存存储格式：
- 连续存储：R0,G0,B0, R1,G1,B1,...
- 平面存储：所有R分量，所有G分量，所有B分量
// RGB888像素处理示例 wire [7:0] red = pixel_data[23:16]; wire [7:0] green = pixel_data[15:8]; wire [7:0] blue = pixel_data[7:0]; // 伽马校正计算示例 reg [7:0] red_gamma; always @(*) begin case(red) 0: red_gamma = 0; 255: red_gamma = 255; default: red_gamma = gamma_lut[red]; end end2.2 色彩空间转换的硬件代价
MS7200芯片支持YUV和RGB色彩空间转换，这在FPGA实现中需要考虑：
RGB转YUV公式： Y = 0.299R + 0.587G + 0.114B U = -0.147R - 0.289G + 0.436B V = 0.615R - 0.515G - 0.100B
硬件实现方案对比：
| 实现方式 | 逻辑资源 | 计算延迟 | 精度 |
|---|---|---|---|
| 浮点DSP | 高 | 中 | 高 |
| 定点运算 | 中 | 低 | 可调 |
| 查表法 | 低 | 最低 | 有限 |
3. TMDS编码的FPGA实现艺术
TMDS(Transition Minimized Differential Signaling)是HDMI物理层传输的核心编码技术，其实现质量直接影响视频信号的稳定性和传输距离。
3.1 TMDS编码的三大阶段
- 过渡最小化编码：减少数据跳变，降低EMI干扰
- 直流平衡处理：确保0和1的数量基本相等
- 差分驱动：提高抗干扰能力
// TMDS编码器的简化Verilog实现 module tmds_encoder ( input [7:0] din, input [1:0] ctrl, input de, output reg [9:0] dout ); // 第一阶段：XOR/XNOR编码 wire [8:0] xored = {din[0], din[1] ^ xored[0], din[2] ^ xored[1], din[3] ^ xored[2], din[4] ^ xored[3], din[5] ^ xored[4], din[6] ^ xored[5], din[7] ^ xored[6], ^din}; // 第二阶段：直流平衡处理 reg [4:0] balance; always @(*) begin if (!de) begin dout = {ctrl[1], ctrl[0], 8'h00}; end else begin // 平衡逻辑实现... end end endmodule3.2 直流平衡的数学本质
直流平衡通过算法确保在足够长的数据流中：
- 0和1的数量差不超过阈值
- 累计偏差(CD)控制在±32以内
- 使用9b/10b编码增加平衡调节空间
平衡算法决策表：
| 当前偏差 | 编码选择 | 新偏差 |
|---|---|---|
| > +32 | 选择减少1的编码 | 偏差-2 |
| < -32 | 选择增加1的编码 | 偏差+2 |
| 其他 | 保持原编码 | 相应变化 |
4. PGL22G的HDMI实现优化技巧
基于紫光PGL22G的特有架构，我们在实现HDMI核心时可以采用以下优化策略：
4.1 时钟域交叉处理
HDMI通常涉及多个时钟域：
- 像素时钟(如74.25MHz for 720p60)
- 系统时钟(如100MHz)
- TMDS串行时钟(像素时钟×5)
// 紫光PGL22G的时钟域同步示例 pgl22g_pll pll_inst ( .clkin(sys_clk), .clkout0(pixel_clk), .clkout1(tmds_clk) ); pgl22g_sync_fifo #( .DATA_WIDTH(24), .DEPTH(16) ) fifo_inst ( .wclk(sys_clk), .rclk(pixel_clk), .wdata(rgb_in), .rdata(rgb_out) );4.2 资源优化配置
PGL22G的资源使用建议：
| 功能模块 | 推荐实现方式 | 资源类型 | 备注 |
|---|---|---|---|
| 时序生成 | 硬核计数器 | PLL/DLL | 精度高 |
| 色彩处理 | 软逻辑 | LUT/FF | 灵活可调 |
| TMDS编码 | 混合实现 | DSP+逻辑 | 平衡速度面积 |
4.3 信号完整性设计
在PCB布局时需特别注意：
- 差分对长度匹配(±50mil以内)
- 阻抗控制(100Ω差分)
- 避免穿越电源分割层
- 终端电阻精度(1%推荐)
在实际项目中，我们发现使用紫光PGL22G的IO延迟调整功能可以显著改善TMDS信号的建立/保持时间：
// IO延迟调整示例 pgl22g_iodelay #( .DELAY_VALUE(5'd12) ) delay_inst ( .din(tmds_data), .dout(tmds_data_delayed) );理解HDMI显示的底层原理不仅有助于调试显示异常，更能为高分辨率、高帧率或特殊时序要求的定制化视频系统开发奠定基础。在PGL22G平台上，通过合理利用FPGA的并行处理能力，我们甚至可以实现多视频流的实时混合处理，这正体现了硬件描述语言相比传统编程的独特优势。