DE2-115开发板实战：用Verilog HDL驱动LCD1602显示滚动字符（附完整代码与避坑指南）
DE2-115开发板实战：Verilog HDL驱动LCD1602实现智能滚动与动态切换
当我在实验室第一次看到LCD1602屏幕上滚动的字符时，那种成就感至今难忘。作为FPGA初学者，从仿真到实际硬件显示往往充满挑战——时序参数不匹配、引脚配置错误、显示效果不理想等问题层出不穷。本文将带你从零开始，用Verilog HDL在DE2-115开发板上实现LCD1602的智能滚动显示，并分享我在项目调试中积累的实战经验。
1. 硬件准备与环境搭建
1.1 开发板与器件选型
DE2-115开发板搭载Cyclone IV EP4CE115F29C7 FPGA芯片，其丰富的外设接口特别适合嵌入式系统开发。针对LCD1602驱动，我们需要重点关注以下硬件特性：
- 时钟系统：板载50MHz晶振（连接至PIN_Y2）
- 存储资源：116K逻辑单元，3.9Mbit内存
- LCD接口：16针直连插座（已包含必要电阻）
注意：DE2-115的LCD模块不含背光控制电路，代码中的背光信号(LCD_BLON)设置无效
1.2 Quartus Prime工程配置
新建工程时需特别注意器件选择：
Device Family: Cyclone IV E Device: EP4CE115F29C7推荐设置以下编译选项以优化时序：
- Analysis & Synthesis Settings:
- Optimization Technique: Balanced
- Remove Duplicate Registers: On
- Fitter Settings:
- Auto Packed Registers: On
- Optimize Timing: Extra Effort
2. LCD1602驱动核心原理
2.1 时序参数深度解析
LCD1602作为慢速设备，其操作时序是驱动成功的关键。通过示波器实测发现，多数教程推荐的150ns E脉冲宽度在实际硬件中无法稳定工作：
| 参数 | 理论值 | 实测稳定值 | 说明 |
|---|---|---|---|
| E脉冲宽度 | 150ns | 1ms | 使能信号高电平持续时间 |
| 指令周期 | 1μs | 2ms | 两次操作最小间隔 |
| 初始化延时 | 15ms | 15ms | 上电到第一条指令间隔 |
// 时序生成示例（50MHz时钟） reg [17:0] cnt; always @(posedge clk) begin cnt <= (cnt == 18'd100_000 - 1) ? 0 : cnt + 1; // 2ms周期 end assign lcd_en = (cnt < 18'd50_000); // 1ms高电平2.2 状态机设计艺术
采用Moore型状态机实现驱动控制，共设计11个状态：
graph TD A[IDLE] -->|15ms延时| B[INIT] B --> C[S0] C --> D[S1] D --> E[S2] E --> F[S3] F --> G[ROW1_ADDR] G --> H[WRITE] H -->|行尾检测| I[ROW2_ADDR] I --> H H -->|完成检测| J[STOP] J -->|400ms延时| K[DONGTAI] K --> J关键状态转换逻辑：
always @(*) begin case(state_c) WRITE: if (char_cnt == 5'd15) state_n = ROW2_ADDR; else if (char_cnt == 5'd22) state_n = stop; else state_n = state_c; stop: state_n = (mode && flag_1) ? dongtai : state_c; dongtai: state_n = stop; default: state_n = state_nxt[state_c]; endcase end3. 动态显示高级技巧
3.1 平滑滚动算法
实现字符平滑滚动需要精确控制位移间隔时间。通过测试发现，400ms间隔既能保证流畅性又避免闪烁：
// 400ms延时计数器（50MHz时钟） reg [24:0] cnt_400ms; always @(posedge clk) begin if(state_c == stop) begin cnt_400ms <= (cnt_400ms == 25'd20_000_000 - 1) ? 0 : cnt_400ms + 1; end end // 位移指令触发 assign flag_1 = (cnt_400ms == 25'd20_000_000 - 1);3.2 双行显示优化策略
第二行显示位置直接影响视觉效果。经过多次实验，从第二行中间开始显示（地址0xC4）可获得最佳观感：
// 显示地址控制 always @(posedge clk) begin case(state_c) ROW1_ADDR: lcd_data <= 8'h80; // 第一行首地址 ROW2_ADDR: lcd_data <= 8'hc4; // 第二行中间地址 // ...其他状态 endcase end4. 硬件调试实战指南
4.1 引脚分配黄金法则
DE2-115开发板的LCD接口引脚固定，必须严格按手册配置：
| 信号线 | 开发板引脚 | FPGA引脚 | 备注 |
|---|---|---|---|
| LCD_DATA0 | DB0 | PIN_L3 | 数据线低位 |
| LCD_DATA7 | DB7 | PIN_L6 | 数据线高位 |
| LCD_RS | RS | PIN_M2 | 命令/数据选择 |
| LCD_RW | RW | PIN_M1 | 固定接地（写模式） |
| LCD_E | E | PIN_L4 | 使能信号 |
警告：错误的引脚分配可能导致LCD无法响应或显示乱码
4.2 程序固化避坑指南
当遇到"File exceeds maximum capacity"错误时，按以下步骤解决：
- 在Quartus中打开Assignments -> Device
- 选择Device and Pin Options -> Configuration
- 将压缩模式改为"On"
- 重新生成编程文件
# 转换sof为jic文件的命令行示例 quartus_cpf -c -d EPCS64 -s 10 input.sof output.jic5. 完整代码解析与优化
5.1 核心模块架构
module lcd1602( input clk, // 50MHz input rst_n, // 复位 input mode, // 0:静态 1:滚动 output lcd_on, // LCD电源 output reg lcd_rs, // 命令/数据选择 output lcd_rw, // 固定写模式 output reg lcd_en, // 使能 output reg [7:0] lcd_data ); // 状态定义 localparam IDLE = 0, INIT = 1, S0 = 2, S1 = 3, S2 = 4, S3 = 5, ROW1_ADDR = 6, WRITE = 7, ROW2_ADDR = 8, stop = 9, dongtai = 10; // 主要功能代码... endmodule5.2 显示内容自定义技巧
通过修改char_cnt的case语句轻松更换显示内容：
always @(*) begin case(char_cnt) 0: data_display = "H"; 1: data_display = "i"; 2: data_display = " "; // ...可扩展至32个字符 default: data_display = " "; endcase end6. 进阶功能扩展
6.1 多模式切换实现
增加模式选择信号，实现静态、左右滚动、上下滚动等多种显示效果：
input [1:0] display_mode; // 00:静态 01:左滚 10:右滚 11:交替 always @(*) begin case(display_mode) 2'b01: scroll_cmd = 8'h18; // 左移 2'b10: scroll_cmd = 8'h1C; // 右移 default: scroll_cmd = 8'h38; // 静态 endcase end6.2 自定义字符生成
LCD1602支持8个5x8点阵的自定义字符，通过CGROM编程实现：
// 自定义笑脸字符 localparam [7:0] SMILE = 8'b00000, 8'b01010, 8'b01010, 8'b00000, 8'b10001, 8'b01110, 8'b00000, 8'b00000;在项目后期调试中，发现将滚动速度参数改为可调变量能显著提升用户体验。通过开发板上的按键实时调节延时参数，可以找到最适合当前应用场景的滚动速度。这种灵活的调试方法后来成为我所有FPGA项目的标准实践。