三极管（1）：CMOS传输电平问题
1、为什么说nmos擅长传输低电平而pmos擅长传高电平？
2、如果想完美传输电压怎么办？
3、为什么CMOS电路上半接电源使用PMOS管而下半使用NMOS？（上拉和下拉问题）
Q：为什么说nmos擅长传输低电平而pmos擅长传高电平？
A：
源极 (S)：接输入信号 Vin
漏极 (D)：接输出 Vout
只需要看MOS管的导通条件和栅极电压的驱动方式。
一、NMOS为什么“擅长”传低电平（0），不擅长传高电平（1）
导通条件：对于增强型NMOS，当 VGS>VTH（阈值电压，约0.5~0.7V）时，沟道导通。
假设我们用一个NMOS作为传输管：
栅极接高电平 VDD（例如 1.2V）。
源极接输入信号 Vin，漏极接输出 Vout。
情况1：传低电平（0）
Vin=0，Vout 初始可能是0或更高。此时 VGS=VDD−Vin=VDD，远大于 VTH，管子完全导通。随着电流把 Vout往下拉，Vin 固定为0，VGS 保持不变，所以输出可以被拉到接近0（几十毫伏）。无阈值损失。情况2：传高电平（1）
Vin=VDD，希望输出也接近 VDD。当 Vout从0上升，VGS=VDD−Vout会逐渐减小。一旦 Vout达到 VDD−VTH，VGS=VTH，管子进入临界导通/截止。进一步升高 Vout会使 VGS<VTH，管子夹断。因此Vout 最高只能到 VDD−VTH，损失了一个 VTH（约0.5~0.7V）。所以NMOS传输高电平不完整。结论：NMOS能完好地传0，但传1会衰减一个阈值电压 → 擅长传低电平。
二、PMOS为什么“擅长”传高电平（1），不擅长传低电平（0）
导通条件：PMOS的 VGS<−∣VTH∣时导通（栅极比源极低至少一个阈值绝对值）。
典型用法：源极接输入，栅极接低电平（0）来控制。更常见的分析：用PMOS作为上拉管，源极接 VDD，栅极接低电平（0）。
情况1：传高电平（1）
输入为 VDD（接源极），栅极 0V。 VGS=0−VDD=−VDD 远小于 −∣VTH∣，导通很强。输出 VoutVout 可以一直被拉到 VDD，因为随着输出上升，VGS=0−Vout负得更多，导通更强。无阈值损失。情况2：传低电平（0）
输入为 0V 接源极，栅极 0V，则 VGS=0−0=0，不满足导通条件（需要负压）。所以PMOS无法有效传输0。即使栅极接更低电压（如负压）在实际数字电路中很少用，所以常规情况下PMOS传0会留下一个 ∣VTH∣的高电平（输出最低只能到 ∣VTH∣）。结论：PMOS能完好地传1，但传0会衰减 → 擅长传高电平。
三、为什么这解释了CMOS电路的结构
在标准CMOS反相器、与非门、或非门中：
下拉网络全部使用NMOS，负责把输出拉到0。
上拉网络全部使用PMOS，负责把输出拉到1。
因为NMOS拉0好，PMOS拉1好。如果用反过来的管子，输出电平就不完整，会漏电或噪声容限下降。
四、补充：那如果想同时完美传输0和1怎么办？
用传输门（Transmission Gate）：一个NMOS和一个PMOS并联，栅极分别加互补控制信号。NMOS传0好，PMOS传1好，互补时两者一起工作，就能无损传输0和1。这在存储器、模拟开关中常用。
一句话总结：
NMOS导通时允许电流从高电位流向低电位，但栅极高电平时源极电压不能高于 VDD−VTH；PMOS导通时允许电流从低电位流向高电位，但栅极低电平时源极电压不能低于 ∣VTH∣。因此NMOS适合将节点拉到GND，PMOS适合拉到VDD。