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MSC8101双FCC以太网驱动开发：从硬件配置到性能调优全解析

news 2026/6/8 15:23:50

1. 项目概述与核心挑战

在嵌入式网络设备开发领域，尤其是在早期的网络处理器平台上，实现稳定且高性能的以太网通信一直是个硬骨头。今天我想和大家深入聊聊一个经典案例：在飞思卡尔（现恩智浦）的MSC8101处理器上，实现双全双工快速以太网（Fast Ethernet）驱动的全过程，以及我们为了榨干硬件性能所做的那些优化。MSC8101这颗芯片内置了两个快速通信控制器（FCC），理论上能支持两个独立的100Mbps全双工以太网端口，这对于当时的数据网关、媒体网关类设备来说，是相当吸引人的特性。但理论归理论，要把这两个通道的带宽都跑满，同时保证低延迟和稳定性，从硬件配置、驱动架构到软件策略，每一步都得精心设计。

这个项目的核心目标很明确：基于MSC8101ADS开发板，打造一个能同时驱动两个FCC以太网通道的高性能驱动方案。难点在于，这不仅仅是一个简单的“点亮”设备的工作。我们需要深入处理器的通信处理器模块（CPM）、协调物理层（PHY）芯片、设计高效的数据缓冲区管理机制、编写低开销的中断服务程序，并最终让整个系统在满负荷数据传输时依然游刃有余。这中间涉及到对IEEE 802.3标准的理解、对MII接口的配置、对CPM内部DMA机制的运用，以及对嵌入式实时性的把握。接下来，我就把当时踩过的坑、试过的方案和最终验证有效的优化策略，毫无保留地分享出来。

2. 硬件平台与基础架构解析

2.1 MSC8101与FCC控制器概览

MSC8101是一款集成了StarCore SC140 DSP内核和强大通信处理器模块（CPM）的芯片。其CPM内部包含两个快速通信控制器（FCC），这是实现我们双以太网功能的核心硬件。每个FCC在以太网模式下，都能独立处理MAC层功能，包括帧的组装与解析、CRC生成与校验、冲突检测以及支持全双工操作。FCC通过一个称为串行DMA（SDMA）的机制与内存交换数据，这个过程对CPU来说是透明的，能极大减轻内核负担。

硬件连接上，每个FCC通过一组媒体独立接口（MII）引脚与外部以太网收发器（PHY）芯片相连。在MSC8101ADS标准开发板上，通常只引出了一个FCC2对应的以太网口（通过LXT970 PHY芯片）。若要启用第二个以太网口（FCC1），则需要额外的硬件扩展，比如使用ECOM扩展板来提供第二个PHY。MII接口定义了包括发送/接收数据线（TXD[0:3], RXD[0:3]）、时钟线（TX_CLK, RX_CLK）、使能线（TX_EN, RX_DV）以及冲突检测（COL）、载波侦听（CRS）等在内的18根信号线，是控制器与PHY之间通信的桥梁。

2.2 关键硬件配置细节与飞线

在实际搭建双网口环境时，我强烈推荐使用“MSC8101ADS + ECOM板”的组合，而不是折腾两块MSC8101ADS互连。ECOM板是专为MPC8260ADS设计的扩展板，但其接口与MSC8101ADS兼容，能完美提供第二个PHY（如LXT970）和RJ45接口。关键步骤在于正确的引脚连接。

你需要仔细对照MSC8101的引脚定义和ECOM板的原理图，将FCC1对应的MII信号线从处理器的GPIO端口（通常是Port B和Port D）飞线到ECOM板上的对应焊盘。例如，FCC1的TX_CLK（CLK2）来自引脚PC31，需要连接到ECOM板的FETHTXCK；RXD0来自PA17，需连接至FETHRXD0。这里有一个极易出错的点：MII是点对点连接，收发必须严格对应。务必制作一份详细的连线表，并在焊接后使用万用表逐线检查通断和短路，任何一根线的错误都可能导致链路无法建立或性能极不稳定。MDC（管理时钟）和MDIO（管理数据）这两根PHY管理总线通常可以并联到两个PHY，通过不同的PHY地址来区分它们。

注意：硬件连接是后续所有软件工作的基础。在通电前，务必反复确认3.3V和5V电源连接正确，避免反接或短路烧毁芯片。建议先使用一个已知正常的网络交换机和网线进行测试。

3. 驱动软件架构与模块化设计

3.1 整体软件框架与模块职责

为了实现清晰、可维护和可移植的驱动，我将整个软件工程划分为多个模块，各司其职。整个项目结构在CodeWarrior IDE中组织如下：

2FCCs_DATA/ ├── BIN/ # 存放可执行文件、内存映射文件和初始化脚本 ├── DOC/ # 项目文档 └── SRC/ # 源代码 ├── BOARD_SUPPORT/ # 板级支持包，如时钟、内存控制器初始化 ├── ENET_PHY/ # 以太网PHY芯片（LXT970）驱动 ├── FCC1_ENET/ # FCC1以太网通道的专用配置 ├── FCC2_ENET/ # FCC2以太网通道的专用配置 ├── FCCs_DRV/ # FCC驱动的运行时核心（中断处理、缓冲区管理） ├── FCCs_INIT/ # FCC控制器的通用初始化流程 ├── INT_CRL/ # 中断控制器（PIC & SIC）驱动 ├── MAIN/ # 主程序入口，系统初始化流程协调 ├── PAYLOAD/ # 测试载荷生成器（构造以太网测试帧） └── STD_INCLUDES/ # 标准头文件和芯片寄存器定义

这种模块化设计的好处是，当你需要将驱动移植到另一个RTOS或裸机项目时，可以轻松地替换BOARD_SUPPORT和INT_CRL，而核心的FCCs_DRV和ENET_PHY几乎无需改动。

3.2 启动流程：从复位到主循环

系统的启动是一个精细的链条。首先，通过JTAG将编译好的二进制镜像下载到板载SDRAM或内部SRAM。在此之前，需要运行一个初始化脚本（位于BIN/目录），这个脚本会通过调试器执行，主要完成两件大事：关闭看门狗定时器和配置内存控制器。看门狗如果不关，程序跑起来几分钟后就会被复位，这是新手常踩的坑。内存控制器的配置则决定了CPU能否正确访问SDRAM，为加载大体积程序做好准备。

镜像加载完毕后，CPU从复位向量开始执行，经过编译器提供的启动代码（负责设置栈指针、初始化.data和.bss段等），最终跳转到我们的main()函数。在main()中，我们按顺序进行以下关键初始化：

  1. GPIO初始化：将可能用作MII功能的引脚初始化为高阻输入状态，防止在配置FCC前产生冲突信号。
  2. CPM软复位：通过写CPM的CPCR寄存器，对CPM进行一次软复位，确保其处于一个干净的初始状态。
  3. 中断控制器初始化：配置SIU中断控制器（SIC）和可编程中断控制器（PIC），为后续FCC中断做好准备。
  4. PHY初始化：通过MDC/MDIO总线配置两个以太网收发器。
  5. FCC初始化：分别初始化两个FCC控制器，配置其工作模式、缓冲区描述符环等。
  6. 定时器初始化：初始化一个周期定时器，用于定期打印网络统计信息（如RMON计数器值）。

3.3 PHY芯片初始化：不止是“点亮”

很多人以为PHY初始化就是发个复位命令然后等链路亮灯，其实远不止于此。以LXT970为例，我们需要通过MDIO总线访问其内部寄存器阵列。这个过程类似于I2C，但有自己的时序协议。首先，我们要将CPM的GPIO引脚配置为MDC（输出）和MDIO（双向）功能。

初始化的核心是配置几个关键寄存器：

  • 控制寄存器（Register 0）：这里我们要决定端口的工作模式。是强制100M全双工，还是10M半双工，或者启用自动协商（Auto-Negotiation）？对于追求确定性的工业环境，我倾向于强制设置速度和双工模式，避免协商失败或不匹配。例如，设置Bit13=1和Bit8=1表示100Mbps全双工。
  • 自动协商通告寄存器（Register 4）：如果启用自动协商，这个寄存器告诉对端设备我们支持的能力。通常我们会设置支持100BASE-TX Full-Duplex、100BASE-TX Half-Duplex、10BASE-T Full-Duplex、10BASE-T Half-Duplex，并将选择符字段设为00001表示IEEE 802.3。
  • 状态寄存器（Register 1）：初始化后，需要轮询Bit2（链路状态位），直到它变为1，表示物理链路已建立。这里有个技巧：轮询间隔不能太短（增加无谓CPU负载），也不能太长（影响启动时间）。我通常设置一个100ms的延时循环，最多尝试50次（即5秒超时）。

初始化代码需要对两个PHY分别进行，因为它们有独立的MII地址。MDIO总线上的每次读写操作都必须正确包含PHY地址、寄存器地址和读/写命令。

4. FCC驱动核心：配置、缓冲区与描述符

4.1 FCC控制器深度配置

FCC的初始化是驱动中最复杂的部分之一，需要配置一系列寄存器。每个FCC都有一个通用的模式寄存器（GFMR）和一个协议特定的参数寄存器集。对于以太网模式，关键步骤如下：

  1. 选择协议模式：在GFMR寄存器中，将Mode字段设置为1100，即以太网模式。
  2. 配置时钟路由：FCC的发送和接收时钟（TX_CLK, RX_CLK）由外部PHY提供。我们需要在CPM的时钟路由寄存器中，正确地将这些外部时钟引脚映射到对应的FCC内部时钟源。配置错误会导致FCC根本收不到数据或发不出数据。
  3. 启用RMON计数器：这是性能调试的利器。FCC内置了RMON（远程网络监控）计数器，可以统计接收到的字节数、帧数、各种错误帧数等，且由硬件自动更新，软件开销极低。务必在初始化时启用它们。
  4. 中断配置：决定FCC在什么情况下产生中断。常见事件有：一帧数据发送完成（TXB）、一帧数据接收完成（RXB）、发生总线错误（TXE、RXE）等。在初始调试阶段，建议先只开启RXB（接收完成）中断，确保数据通路正常，再逐步加入其他中断源。

4.2 缓冲区与缓冲区描述符：性能的关键

这是整个驱动设计的灵魂所在，直接决定了吞吐量和CPU占用率。很多人容易混淆“缓冲区”和“缓冲区描述符”。

  • 缓冲区：就是一块实实在在的内存，用来存放即将发送或刚刚接收到的以太网帧数据。
  • 缓冲区描述符：是一个数据结构，可以理解为缓冲区的“管理元数据”。它不存储帧数据本身，而是存储了指向缓冲区的指针、该缓冲区中数据的长度、状态标志位（如“数据就绪”、“中断使能”等）。

FCC硬件和我们的驱动软件通过缓冲区描述符环来协作。这是一个在内存中创建的环形队列，里面存放着多个缓冲区描述符。以接收为例：

  1. 驱动初始化时，准备N个空缓冲区，并创建N个对应的接收描述符，将它们链接成一个环，并将环的基地址告诉FCC。
  2. 当PHY收到一个以太网帧，FCC会通过SDMA自动将数据搬运到当前描述符所指向的空缓冲区中。
  3. 搬运完成后，FCC会更新该描述符的状态位（例如，设置R位表示数据已就绪），如果该描述符的中断位（I位）被使能，还会触发一个接收中断。
  4. 我们的中断服务程序被调用，发现是接收中断，便检查描述符环，找到那个R位被置位的描述符，处理其中的数据（例如，交给上层协议栈）。
  5. 处理完毕后，驱动必须将该描述符的状态位清零（特别是R位），并可能重新填充一个新的空缓冲区地址，然后将描述符“归还”给硬件，以便FCC下次使用。如果忘了清零R位，这个描述符就再也不会被硬件使用了，环会很快耗尽，导致通信停止。

关于内存位置的抉择：

  • 缓冲区放在哪里？有三个选择：内部SRAM、外部SDRAM、内部DPRAM。
    • 内部SRAM：访问速度最快，1个CPU周期即可访问。强烈建议将缓冲区描述符环放在这里，因为驱动需要频繁读写描述符的状态和指针。对于数据缓冲区，如果帧处理逻辑简单（如直接转发），且内部SRAM充足，放在这里能获得最低的延迟。
    • 外部SDRAM：容量大，但访问慢（可能需20+个周期）。如果帧需要复杂的协议栈处理（如TCP/IP解包），或者内部SRAM紧张，可以将数据缓冲区放在SDRAM。驱动从SRAM的描述符中找到SDRAM中缓冲区的地址，再进行访问。这会增加延迟，但能处理更多数据。
    • 内部DPRAM：容量小，访问速度介于两者之间。通常用于CPM内部各个通信控制器之间的数据交换，对于纯以太网驱动，优势不大。
  • 缓冲区大小设多少？以太网帧最大1518字节（含CRC）。为了安全起见，缓冲区大小应设置为1518 + 对齐开销，通常设为1520或1536字节（便于内存对齐）。如果确信网络环境中的帧不会超过某个值（如语音包的300字节），可以设小一些以节省内存。
  • 缓冲区数量设多少？这是一个权衡。数量越多，能应对的数据突发（Burst）能力越强，越不容易丢包，但消耗的内存也越多。对于100Mbps全双工链路，我的经验是，每个方向的描述符环至少需要4-8个缓冲区。在FCCx_ENET.h中，通过FCCx_TX_NUM_BUF和FCCx_RX_NUM_BUF来配置。

4.3 中断服务程序优化策略

中断处理是实时系统中的关键路径，其效率直接影响系统的响应能力和吞吐量。在MSC8101上，中断的传递路径是：FCC -> SIC -> PIC -> SC140核心。

中断控制器初始化：我们需要配置SIC，将FCC的中断请求线映射到PIC的特定中断优先级上。PIC再根据优先级将中断提交给CPU。配置时需要注意是电平触发还是边沿触发，对于FCC这类事件型中断，通常配置为边沿触发。

上下文切换的取舍：当中断发生时，CPU需要保存当前任务的寄存器状态（上下文），执行中断服务程序（ISR），然后再恢复上下文。这个过程消耗的周期数非常可观。

  • 完整上下文保存：保存所有SC140核心寄存器（D0-D7, R0-R7等），大约需要56个指令周期。安全，通用。
  • 精简上下文保存：只保存中断处理函数中实际会用到的部分寄存器。在2FCCs项目中，通过精心编写汇编中断处理程序，可以将周期数降到26个。这是性能优化的关键一步，但代价是中断处理函数必须用汇编编写，或者用C编写但严格限制寄存器使用（通过编译器选项），开发难度和风险增高。

在IRQ.h中，通过定义#define OPTIMIZATIONS ON来启用精简上下文切换。务必注意：如果启用了精简上下文，那么FCC的中断处理程序也必须使用对应的汇编版本（通过FCCs_Int_Handler.h中的#define INTHANDLER ASM设置），两者必须匹配，否则程序会因寄存器破坏而崩溃。

中断处理逻辑：ISR需要快速判断中断源。可以通过读取SIU中断向量寄存器（SIVEC）来获取最高优先级的中断源编号，这是一种通用方法。也可以直接查询SIU中断挂起寄存器（SIPNR_H/L）的特定比特位，这种方法更快，但代码与硬件绑定更紧密。在2FCCs驱动中，我们采用了查询SIPNR的方式，以换取那一点宝贵的性能提升。

5. 性能调优实战与结果分析

5.1 影响性能的关键因素与调优表

经过反复测试，我总结出以下几个对双FCC以太网性能影响最大的因素，并给出了优化建议：

影响因素默认/低性能配置高性能优化配置原理与影响分析
缓冲区位置缓冲区与描述符均放在外部SDRAM描述符环必须放在内部SRAM，数据缓冲区根据情况选择描述符被CPU和CPM的SDMA频繁访问，放在SRAM（1周期访问）相比SDRAM（20+周期）能极大降低访问延迟，避免成为瓶颈。
缓冲区对齐未做4字节对齐所有缓冲区和描述符环起始地址强制4字节对齐MSC8101是32位系统，CPM的SDMA以32位宽度访问内存。非对齐访问会导致SDMA执行多次非对齐读写，严重拖慢数据传输速度。
中断触发频率每个缓冲区收发完成都触发中断（INT位每BD置位）发送：仅在描述符环最后一个BD置位INT；接收：维持每BD中断或使用轮询高频率中断带来巨大的上下文切换开销。降低发送中断频率，将多个帧打包后一次通知，能显著提升吞吐量。对于接收，若处理及时，可考虑轮询。
上下文切换使用完整的C语言上下文保存/恢复使用精简的汇编上下文保存/恢复，并配合汇编中断处理程序将中断响应周期从56个减少到26个，直接降低了每个数据包的处理延迟，在高速率下效果显著。
帧长度测试使用最大帧（1518字节）根据应用场景使用典型帧长（如语音包300字节）进行优化测试短帧意味着更高的包速率，对中断处理和描述符处理逻辑的压力更大。优化必须针对真实流量模型。
内存访问通过CS10（系统总线）访问内部SRAM确保通过CS0（本地总线）访问内部SRAM通过CS0访问是单周期操作，而通过系统总线（CS10）需要穿越桥接器，延迟极高。链接脚本和初始化代码必须正确配置内存映射。

5.2 实测性能数据与瓶颈分析

在最优配置下（双FCC，100Mbps全双工，内部SRAM存放描述符和缓冲区，精简上下文切换，发送中断合并），我们使用iperf类似的定制测试工具进行双向打流测试。

  • 单向吞吐量：单个FCC通道可以达到接近线速的94-95 Mbps，这已经考虑了以太网帧头、帧间隙等开销，属于非常理想的结果。
  • 双向同时吞吐量：两个FCC同时满负荷收发，总吞吐量可以达到188-190 Mbps。这说明系统总线（60x总线）和内部资源（SDMA、内存带宽）没有成为瓶颈，两个FCC可以近乎独立地全速工作。
  • CPU占用率：在双向满速情况下，SC140核心的占用率大约在40%-60%之间波动。主要的消耗点在于中断处理和数据搬运。如果应用层协议处理复杂，CPU可能成为瓶颈。
  • 包转发延迟：对于64字节的小包，从入端口中断触发到出端口开始发送，平均延迟可以控制在50微秒以内。这对于许多实时通信应用是可以接受的。

遇到的典型瓶颈及解决方案：

  1. 丢包：最初测试时，在高速率下偶尔丢包。排查发现是接收描述符环耗尽。原因是中断处理函数在处理完一个帧后，没有及时将描述符“归还”（清零Ready位并更新空缓冲区指针）给硬件。增加环中缓冲区数量从4个到8个，并优化中断处理函数逻辑后解决。
  2. 吞吐量不达标：发现单向只能跑到70Mbps左右。使用CPM性能分析工具（后文会提到）监测，发现SDMA活跃度很高，但CPU似乎很闲。最终定位到是内存对齐问题。数据缓冲区地址是0x0000_1234，未对齐到4字节边界。强制对齐后，性能立即提升到90Mbps以上。
  3. 系统不稳定：启用双FCC后系统偶尔死机。检查中断控制器配置，发现两个FCC的中断优先级在PIC中设置相同，且为电平触发。在极端高负载下，可能产生中断嵌套或电平保持问题。将两者优先级设为不同，并改为边沿触发后，稳定性大幅提升。

5.3 利用CPM性能分析工具进行深度调优

飞思卡尔为MSC8101的CPM提供了一个非常强大的性能监控机制，可以通过特定的调试接口或寄存器来窥探SDMA的活动、FCC内部FIFO的状态等。虽然在实际产品中我们不会依赖调试器，但在开发阶段，这是无价之宝。

例如，你可以监控FCCx_GBL_STAT寄存器中的RFIFO_CNT和TFIFO_CNT，了解发送和接收FIFO的占用情况。如果RFIFO_CNT经常接近满值，说明CPU从接收描述符取走数据的速度跟不上FCC接收的速度，可能中断处理太慢或缓冲区归还不及时。如果TFIFO_CNT经常为0，说明FCC发送很快，但CPU填充发送描述符的速度不够，可能是发送缓冲区准备太慢或发送中断策略过于保守。

通过有目的地修改配置（如调整缓冲区数量、中断策略），并观察这些性能计数器的变化，可以科学地、定量地找到系统瓶颈，而不是盲目地“猜”和“试”。

6. 移植与集成经验

6.1 集成到RTOS或现有项目

这个2FCCs驱动设计时考虑了可移植性。要将其集成到一个实时操作系统（如VxWorks, ThreadX）或一个更大的裸机项目中，需要关注以下几点：

  1. 内存管理对接：驱动中动态分配缓冲区描述符环和数据缓冲区的malloc/free需要替换为RTOS或你项目中的内存池管理接口。确保分配的内存位于内部SRAM（对于描述符）或你期望的区域。
  2. 中断管理对接：INT_CRL模块需要重写。你需要将FCC的中断服务程序注册到RTOS的中断管理框架中。注意保存和恢复上下文的代码可能需要与RTOS的任务调度上下文保存/恢复机制协同工作。
  3. 时钟与延时：驱动中可能有一些基于循环计数的短延时（如PHY初始化轮询）。需要将其替换为RTOS的定时器服务或高精度延时函数。
  4. 配置参数集中化：将FCCx_ENET.h、2FCCs.h等头文件中的配置宏（如MAC地址、缓冲区大小数量），整合到你项目的全局配置系统（如Kconfig、menuconfig）中。

6.2 常见问题排查速查表

在开发和调试过程中，我整理了一份常见问题清单，希望能帮你快速定位问题：

现象可能原因排查步骤
链路指示灯不亮1. PHY硬件连接错误（电源、复位、MDC/MDIO）
2. PHY初始化失败（寄存器读写错误）
3. 网线或对端设备问题		1. 检查硬件连线，测量PHY电源和复位引脚电平。
2. 用调试器单步跟踪PHY初始化代码，检查MDIO读写返回值。
3. 更换网线，连接至一个已知正常的交换机或电脑。
能Ping通但吞吐量极低1. 缓冲区描述符未4字节对齐。
2. 中断处理函数耗时过长，或中断过于频繁。
3. 内存访问配置错误（通过CS10访问SRAM）。		1. 检查malloc返回的地址或链接脚本中相关段的地址。
2. 在中断处理函数入口和出口打时间戳，计算执行时间。尝试合并发送中断。
3. 检查内存控制器配置，确保驱动访问的内部SRAM地址范围映射到CS0。
高速传输时随机丢包1. 接收/发送描述符环耗尽。
2. 缓冲区大小小于实际收到的帧。
3. 系统总线带宽瓶颈（其他主设备争抢）。		1. 增加FCCx_RX_NUM_BUF和FCCx_TX_NUM_BUF。
2. 确保缓冲区大小 >= 1520字节。
3. 检查是否有其他DMA设备（如另一个FCC、SCC）在大量占用总线。
一个FCC工作正常，另一个不正常1. 第二个FCC的MII引脚复用配置错误。
2. 第二个PHY的MII地址配置错误。
3. 两个FCC的中断向量冲突或优先级设置不当。		1. 核对SIU引脚控制寄存器，确保第二个FCC的MII功能已正确开启。
2. 确认代码中初始化两个PHY时使用了不同的地址。
3. 检查SIC和PIC中两个FCC的中断映射是否独立且正确。
程序运行一段时间后死机1. 中断服务程序或主程序栈溢出。
2. 中断重入导致数据破坏。
3. 看门狗定时器未关闭或未及时喂狗。		1. 增加栈大小，在中断和任务切换时检查栈指针。
2. 在中断处理函数中，在处理关键数据前关闭全局中断，处理完再打开。
3. 确认初始化脚本或代码已禁用看门狗，或添加了定期喂狗的逻辑。

6.3 从MSC8101到现代平台的思考

虽然MSC8101已是上一代的处理器，但其中蕴含的嵌入式网络驱动设计思想至今依然适用：理解硬件、精细控制数据路径、减少不必要的拷贝与中断、利用DMA解放CPU。在现代的Cortex-A或网络处理器上，这些原则演变成了更复杂的DMA描述符链、硬件加速的校验和与TCP分片、以及多核间的负载均衡。

如果你正在一个更现代的平台上开发网络驱动，我建议在吃透这些基础原理后，重点研究：

  1. 分散/聚集I/O：现代网卡支持将多个不连续的缓冲区描述成一个数据包，这能有效避免内存拷贝。
  2. NAPI与中断合并：Linux网络驱动中的NAPI机制，本质就是在高流量时从中断模式切换到轮询模式，与我们手动合并中断的思路异曲同工。
  3. 零拷贝技术：如何让应用层数据直接进入网卡缓冲区，或者让网卡数据直接进入应用层空间，是追求极致性能的关键。

回过头看，在MSC8101上手动优化每一个中断、每一字节对齐的经历，虽然繁琐，却让我对网络数据流的生命周期有了刻骨铭心的理解。这种底层的掌控感，是在高级抽象框架下编程难以获得的。当你亲手调教的驱动终于能稳定地跑满两条百兆链路时，那种成就感，就是嵌入式开发最纯粹的乐趣所在。

http://www.jsqmd.com/news/975287/

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