保姆级教程：在紫光同创PGL50H开发板上，用Verilog手撸一个HDMI彩条发生器

从零构建HDMI彩条发生器：紫光同创PGL50H开发板的Verilog实战指南

当FPGA遇上高清视频信号，会碰撞出怎样的火花？今天我们将用紫光同创PGL50H开发板，从最基础的同步信号开始，手把手教你用Verilog构建一个完整的HDMI彩条发生器。这不是简单的IP核调用，而是深入理解数字视频时序本质的绝佳实践。

1. 硬件平台与开发环境准备

工欲善其事，必先利其器。在开始编码前，我们需要确保开发环境配置正确。紫光同创PGL50H开发板搭载了Logos系列FPGA芯片，支持高达400MHz的DDR3接口和6.375Gb/s的高速收发器，为视频处理提供了充足的性能储备。

开发工具链配置步骤：

1. 安装紫光同创官方开发工具Pango Design Suite（最新版本推荐）
2. 连接开发板与电源，确保JTAG调试接口可用
3. 准备一台支持HDMI输入的显示器或采集设备
4. 下载并安装必要的驱动程序和License文件

小技巧：初次使用时，建议先运行官方提供的LED闪烁例程，验证工具链和硬件连接是否正常。

开发板上的HDMI接口采用了MS7210发送芯片，我们需要特别注意其I2C配置时序。以下是关键引脚定义：

2. HDMI时序原理深度解析

理解HDMI显示时序是构建彩条发生器的关键。我们以1920×1080@60Hz（1080p）为例，这种格式下：

• 像素时钟频率：148.5MHz
• 每行总像素：2200
• 每帧总行数：1125

VESA标准时序参数表：

Verilog实现时需要特别注意三个关键信号：

1. hsync：行同步信号，在每行开始时产生一个负脉冲
2. vsync：场同步信号，在每帧开始时产生一个负脉冲
3. DE：数据使能信号，仅在有效像素区域置高

// 同步信号生成示例代码 always @(posedge pix_clk) begin if (h_counter == H_TOTAL-1) begin h_counter <= 0; if (v_counter == V_TOTAL-1) v_counter <= 0; else v_counter <= v_counter + 1; end else begin h_counter <= h_counter + 1; end hsync <= (h_counter >= H_SYNC_START && h_counter < H_SYNC_END); vsync <= (v_counter >= V_SYNC_START && v_counter < V_SYNC_END); de <= (h_counter >= H_ACTIVE_START && h_counter < H_ACTIVE_END) && (v_counter >= V_ACTIVE_START && v_counter < V_ACTIVE_END); end

3. 彩条生成算法实现

彩条测试图是视频系统调试中最常用的测试图案之一。我们将屏幕水平划分为8个等宽区域，每个区域显示不同的标准颜色。RGB888格式下，这些颜色对应的编码如下：

实现这一效果的Verilog代码需要考虑像素坐标与颜色区域的映射关系：

module pattern_vg ( input wire clk, input wire [11:0] h_cnt, input wire [11:0] v_cnt, input wire de, output reg [23:0] rgb ); // 每个彩条宽度 = 总宽度/8 localparam BAR_WIDTH = H_ACTIVE / 8; wire [2:0] bar_index = h_cnt / BAR_WIDTH; always @(posedge clk) begin if (de) begin case (bar_index) 3'd0: rgb <= 24'hFFFFFF; // 白 3'd1: rgb <= 24'hFFFF00; // 黄 3'd2: rgb <= 24'h00FFFF; // 青 3'd3: rgb <= 24'h00FF00; // 绿 3'd4: rgb <= 24'hFF00FF; // 品红 3'd5: rgb <= 24'hFF0000; // 红 3'd6: rgb <= 24'h0000FF; // 蓝 3'd7: rgb <= 24'h000000; // 黑 endcase end else begin rgb <= 24'h000000; // 消隐区输出黑色 end end endmodule

4. 系统集成与调试技巧

将各个模块整合成一个完整的系统需要特别注意时钟域交叉和数据对齐问题。我们的系统架构包含以下关键组件：

1. PLL时钟模块：生成148.5MHz像素时钟
2. 同步信号生成器：产生精确的hsync/vsync/de信号
3. 彩条图案生成器：根据当前位置输出对应RGB值
4. HDMI PHY配置模块：通过I2C初始化MS7210芯片

常见问题排查指南：

• 无图像输出：

  • 检查MS7210的I2C配置是否成功
  • 确认像素时钟频率测量值是否为148.5MHz±1%
  • 使用逻辑分析仪抓取hsync/vsync信号波形

• 图像偏移或撕裂：

  • 重新校准时序参数，特别是前沿和后沿值
  • 检查DE信号与像素数据的对齐关系
  • 确保所有计数器在正确的位置复位

• 颜色异常：

  • 验证RGB数据位序是否与PHY配置匹配
  • 检查彩条生成模块的边界条件处理
  • 确认显示器色彩空间设置为RGB模式

调试建议：初期可以降低分辨率（如640×480）进行快速迭代，验证基本功能后再切换到1080p模式。

5. 性能优化与扩展思路

当基本功能实现后，我们可以考虑以下优化方向：

时序优化技巧：

• 使用流水线技术提高运行频率
• 合理使用寄存器平衡时序路径
• 对宽位计数器进行分段处理

// 流水线化的同步信号生成 reg [11:0] h_counter_r, v_counter_r; reg hsync_r, vsync_r, de_r; always @(posedge pix_clk) begin // 第一阶段：计数器更新 if (h_counter == H_TOTAL-1) begin h_counter <= 0; v_counter <= (v_counter == V_TOTAL-1) ? 0 : v_counter + 1; end else begin h_counter <= h_counter + 1; end // 第二阶段：同步信号生成 h_counter_r <= h_counter; v_counter_r <= v_counter; hsync_r <= (h_counter >= H_SYNC_START && h_counter < H_SYNC_END); vsync_r <= (v_counter >= V_SYNC_START && v_counter < V_SYNC_END); // 第三阶段：数据使能信号 de_r <= (h_counter_r >= H_ACTIVE_START && h_counter_r < H_ACTIVE_END) && (v_counter_r >= V_ACTIVE_START && v_counter_r < V_ACTIVE_END); // 输出寄存器 hsync <= hsync_r; vsync <= vsync_r; de <= de_r; end

功能扩展方向：

• 添加动态彩条模式（移动、渐变）
• 实现测试图案切换功能
• 集成OSD（屏幕显示）信息叠加
• 支持多种分辨率自动检测

在PGL50H上实现这些扩展功能时，可以充分利用其内置的DDR3控制器存储帧缓冲数据，或者使用高速收发器实现视频流的实时处理。FPGA的并行处理能力使其特别适合这类像素级操作，通过合理设计可以达到传统处理器难以实现的实时性能。