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深入解析STM32F429系统架构：从总线矩阵到DMA与中断协同设计

news 2026/8/16 2:19:43

1. 从“单片机”到“微控制器”：STM32F429的定位转变

很多工程师朋友一提到STM32，脑子里蹦出来的第一个词可能还是“单片机”。这个称呼没错，但用在STM32F429这类芯片上，就显得有点“委屈”它了。传统的8051、AVR单片机，核心就是一个CPU，加上一些定时器、串口等外设，处理能力有限，内存也小，跑个裸机程序或者简单的RTOS就到头了。但当你拿到一块STM32F429的开发板，看到它那动辄180MHz的主频、256KB的SRAM、2MB的Flash，还能驱动RGB接口的LCD、跑起像emWin这样的图形库、甚至移植Linux（虽然比较吃力）时，你就会意识到，这玩意儿已经不是一个简单的“单片机”了。

我更愿意称它为“微控制器系统”，或者更时髦一点，一个“嵌入式片上系统（SoC）”。它的内部结构远比传统单片机复杂，更像是一个精心规划的小型城市。这个“城市”里有高速的主干道（总线矩阵），有不同职能的行政区（内核、存储器、外设），还有负责交通调度的警察（总线仲裁器）。理解这个“城市”的规划蓝图——也就是它的系统架构，对于写出高效、稳定、能榨干芯片性能的代码至关重要。否则，你可能会遇到一些匪夷所思的问题：比如明明主频很高，但刷屏就是卡顿；DMA搬运数据时，CPU像被“冻住”了一样；或者某个外设的时钟配置总是出问题。

STM32F429基于ARM Cortex-M4内核，但它的精髓远不止这个内核。它的系统架构设计，特别是其先进的高性能总线（AHB）和高级外设总线（APB）组成的多层矩阵，是支撑其强大性能的骨架。今天，我们就抛开简单的点灯、串口，深入到STM32F429的“城市”内部，看看它的道路（总线）是如何规划的，各个“功能区块”是如何布局和通信的，以及我们作为“城市规划师”（嵌入式软件工程师），如何根据这份蓝图来设计我们的“应用程序”。

2. 核心与总线：STM32F429的“城市”骨架与“交通网络”

要理解STM32F429，首先得抓住两个核心：处理一切指令和数据的“大脑”——Cortex-M4内核，以及连接大脑与身体各个部分的“神经网络”——多层总线矩阵。这两者共同构成了整个系统运行的基石。

2.1 Cortex-M4内核：不止是计算单元

STM32F429搭载的Cortex-M4内核，大家可能都知道它支持DSP指令和单精度浮点单元（FPU），这对于做数字信号处理、电机控制、简单算法非常有用。但内核在系统架构中的角色，远不止一个计算器。

首先，内核通过几条关键的接口线与外部世界连接：

I-Code总线：专门用于从Flash存储器（位于0x0800 0000起始的地址）取指令。这是一条32位宽的总线，优化了取指效率。当CPU需要执行下一条指令时，就通过这条“专用高速通道”去Flash里拿。
D-Code总线：专门用于从Flash存储器加载数据（常量、查找表等）。将指令和数据取指分开，可以有效避免总线冲突，提升性能。你可以想象成去图书馆，一个人走“借阅通道”拿书（指令），另一个人走“查阅通道”复印资料（数据），互不干扰。
System总线：用于访问SRAM、外设和剩下的Flash区域（比如用于数据存储的Flash）。当你的程序需要读写变量（在SRAM中），或者配置一个定时器的寄存器（在外设地址空间），就走这条“综合通道”。
私有外设总线（PPB）：这是一条专门用于访问内核内部私有外设的总线，比如嵌套向量中断控制器（NVIC）、系统定时器（SysTick）、浮点单元状态控制寄存器等。这些是紧耦合在内核上的，访问速度极快，且与外部总线隔离。

这里有一个关键点：内核的这多条总线是同时工作的。这意味着，当CPU正在通过System总线从SRAM读取一个变量时，它可以同时通过I-Code总线预取后面的几条指令。这种并行性极大地提升了流水线的效率，避免了“等数据来”的停滞。很多初学朋友写的代码性能不高，有时就是因为没有利用好这个特性，比如把大量需要频繁访问的数据错误地放在了Flash中，导致D-Code总线繁忙，间接影响了I-Code总线的取指。

2.2 多层总线矩阵：精密的“交通枢纽”

如果说内核是城市中心，那么总线矩阵就是环绕中心、连接所有功能区的立交桥系统。STM32F429使用的是基于ARM AMBA（高级微控制器总线架构）规范的多层AHB总线矩阵，这是它高性能的关键。

为什么需要“多层”？想象一下，如果整个城市只有一条双向两车道的路（单一共享总线），那么CPU要去SRAM、DMA1要去Flash、以太网MAC要往SRAM写数据，全都得在这条路上排队，堵车是必然的。多层总线矩阵相当于建设了一个多车道、多入口/出口的立体交通枢纽，允许多个主设备（Master）同时访问不同的从设备（Slave），只要它们的路径不冲突。

在STM32F429中，主要的主设备包括：

Cortex-M4内核（通过I/D/System总线）
DMA1控制器
DMA2控制器
以太网MAC
USB OTG HS（如果使用内置PHY，它通过一个专用DMA）
LCD-TFT控制器（LTDC）

主要的从设备（内存/外设区域）包括：

Flash接口（FLITF）
内部SRAM1（112KB）
内部SRAM2（16KB）
AHB1外设（如GPIO、CRC、DMA等）
AHB2外设（如USB OTG FS、摄像头接口等）
APB1和APB2外设桥（后面会详细讲）

总线矩阵内部有一个仲裁器。当两个主设备（比如CPU和DMA2）同时想访问同一个从设备（比如SRAM1）时，仲裁器会根据预设的优先级来决定谁先通行。通常，像DMA、以太网这种为数据吞吐而生的主设备，会被赋予较高的优先级，以确保数据流不中断。而CPU的访问可能会被短暂延迟，这也就是为什么在大量DMA传输时，你可能会感觉CPU“变慢”了的原因——它需要等待总线空闲。

理解这个矩阵模型，对于调试至关重要。例如，当你发现LCD刷新异常，而同时又在进行大量的SD卡数据读取（通过DMA）时，就要考虑是不是LCD控制器（LTDC）和SDIO的DMA在竞争访问SRAM或总线带宽，导致LTDC获取显存数据不及时，从而出现撕裂或闪烁。解决方案可能是调整两者的优先级，或者使用不同的SRAM块作为缓冲区（如果芯片支持）。

3. 存储器架构：分门别类的“仓库”与“地图”

知道了道路（总线）和中心（内核），我们来看看这个城市里的“仓库”——存储器。STM32F429的存储器不是铁板一块，而是根据速度、用途和总线连接被精心组织在不同的地址区域。这张“内存地图”是我们编程时必须时刻参考的导航图。

3.1 内存映射：一切皆有地址

在STM32F429中，无论是代码、数据、寄存器，甚至是一些外设的FIFO，都被映射到一个统一的4GB线性地址空间中。这带来了极大的便利性：你可以像操作内存变量一样，通过指针直接读写一个外设的寄存器。例如，点亮一个LED，本质上就是向某个GPIO端口的“输出数据寄存器”（ODR）对应的内存地址写入一个值。

整个4GB空间被大致划分为几个主要区域：

代码区（0x0000 0000 - 0x1FFF FFFF）：通常映射到内部Flash。我们的程序就固化在这里。上电后，CPU从0x0800 0000（Flash起始地址）开始取指执行。这个区域也可以通过“别名”在0x0000 0000访问，由BOOT引脚决定。
SRAM区（0x2000 0000 - 0x3FFF FFFF）：映射到芯片的内部RAM。变量、堆栈、堆都生活在这里。STM32F429有多个SRAM块，地址可能不连续，例如SRAM1在0x2000 0000，CCM RAM在0x1000 0000。它们的速度和总线连接可能不同。
外设区（0x4000 0000 - 0x5FFF FFFF）：这是APB和AHB外设寄存器的家。所有我们配置的GPIO、USART、SPI、定时器的控制寄存器，都像一个个小房间，排列在这个巨大的地址大厦里。通过芯片参考手册的“内存映射”章节，可以查到每个外设的准确“门牌号”（基地址）。
其他区域：还包括用于外部存储器的FSMC/FMC区域、用于内核内部私有外设的区域等。

3.2 Flash与SRAM的细节与陷阱

Flash（闪存）： STM32F429的Flash通常有1MB或2MB。它不仅仅是存储代码的“硬盘”。为了加速执行，STM32F429内置了Flash预取缓冲器和指令缓存。预取缓冲器会在CPU执行当前指令时，偷偷地把后面几条指令从Flash读到缓冲区里。因为Flash的读取速度（几十MHz）远低于CPU核心速度（180MHz），如果没有这个缓冲，CPU大部分时间都在“等指令”。指令缓存则更进一步，缓存最近访问过的指令区域。在开启缓存的情况下，对Flash的访问性能会有巨大提升。在系统初始化时（SystemInit函数里），通常会看到开启指令缓存和预取缓冲的代码，这是发挥芯片性能的第一步，务必确保它们被启用。

SRAM（静态随机存储器）： STM32F429的SRAM通常包括：

主SRAM（112KB + 16KB）：位于0x2000 0000，通过系统总线访问，所有主设备（CPU, DMA等）都能访问。
CCM RAM（64KB）：这是一个关键特色！CCM（内核耦合存储器）直接挂在D-Code总线上，只能被CPU通过D-Code总线访问，DMA无法访问。这意味着什么？如果你把需要被DMA搬运的数据（比如ADC采样缓冲区、串口收发缓冲区）放到了CCM RAM里，DMA会访问失败，程序会进入硬件错误中断（HardFault）！反之，CCM RAM是CPU的“私有高速车库”，访问延迟极低。最适合存放对性能要求极高的代码或数据，比如中断服务程序中的关键变量、实时控制算法的核心数组、或者需要极快访问的查找表。在链接脚本（.ld文件）中，你需要专门划分一个段（section）来将特定变量或函数放到CCM RAM中。

这里分享一个我踩过的坑：在一个电机控制项目中，我把PID计算中的中间变量数组放到了CCM RAM以求最快速度，同时使用DMA搬运ADC的采样值。我错误地将DMA的目标地址也设到了CCM RAM，结果电机一启动就HardFault。排查了很久才发现是DMA试图写入“禁行区域”。最后将DMA缓冲区改到主SRAM，问题解决。教训是：使用CCM RAM前，必须清楚它的访问限制。

外部存储器：对于需要大容量存储的场合（如图片、字库、音频数据），STM32F429提供了灵活的静态存储器控制器（FMC），可以连接SRAM、PSRAM、NOR/NAND Flash，以及液晶显示控制器（LTDC）接口，直接驱动RGB接口的LCD。FMC也有自己的地址空间，访问它们就像访问内部内存一样（但速度较慢）。在设计UI应用时，通常会把显存（Frame Buffer）放在外部SRAM或SDRAM中，由LTDC控制器自动读取并刷屏，从而解放CPU。

4. 时钟树：驱动整个系统的“脉搏”与“能量分配”

如果说总线是道路，那么时钟就是道路上所有车辆和红绿灯的同步节拍器。STM32F429的时钟树可能是初学者最头疼的部分，但它又是系统稳定和功耗控制的命脉。一个配置不当的时钟树，轻则外设无法工作，重则系统锁死。

4.1 时钟源：能量的来源

STM32F429有多个时钟源，就像城市有不同的发电厂：

HSI（高速内部RC振荡器）：频率16MHz，精度一般（±1%），但上电即用，无需等待。适合作为系统初始化的临时时钟或看门狗的时钟源。
HSE（高速外部晶体振荡器）：通常接8MHz晶体，精度高。它是生成高系统主频（如180MHz）的基石。大部分对时序要求高的应用（如USB、以太网）都依赖HSE。
LSI（低速内部RC）：约32kHz，用于独立看门狗（IWDG）和RTC（在Vbat域）。
LSE（低速外部晶体）：通常接32.768kHz晶体，为RTC提供高精度时钟源。

一个关键实践：在main函数一开始，甚至在初始化堆栈之前，芯片是靠HSI运行的。你的时钟配置代码（通常用HAL库的HAL_RCC_OscConfig和HAL_RCC_ClockConfig）的任务，就是“切换电厂”——锁相环（PLL）以HSE为输入，倍频到目标频率，然后切换系统时钟源（SYSCLK）到这个PLL输出。这个过程必须严格按照参考手册的序列操作，特别是等待时钟就绪标志位。

4.2 PLL与分频器：变频与分配

这是时钟树的核心。STM32F429有多个PLL（主PLL、PLLI2S、PLLSAI）。我们以配置180MHz系统时钟为例：

使能HSE，等待就绪。
配置主PLL：假设HSE=8MHz。主PLL的输入需要先经过一个M分频器（PLL_M）。例如设PLL_M = 8，则输入到PLL的VCO（压控振荡器）的时钟是1MHz（8MHz / 8）。这里有个坑：VCO的输入频率必须在1-2MHz之间，必须通过PLL_M分频到这个范围。
VCO倍频：然后通过N倍频器（PLL_N）放大。要得到180MHz系统时钟，我们需要VCO输出360MHz（因为后面还要分频）。所以PLL_N = 360（1MHz * 360）。VCO的输出频率必须在192-432MHz之间。
输出分频：VCO输出的360MHz通过P分频器（PLL_P）得到系统主时钟SYSCLK。设PLL_P = 2，则SYSCLK = 360MHz / 2 = 180MHz。PLL_P只能是2、4、6、8。
还可以通过PLL_Q分频得到用于USB OTG、SDIO等的48MHz时钟（PLL_Q通常设为7，360/7≈51.4，接近48，实际USB有专门的时钟容差范围）。

配置好PLL后，将系统时钟源切换到PLL，整个芯片的“心跳”就加速到了180MHz。

4.3 总线时钟：不同区域的“限速”

SYSCLK并不是直接驱动所有外设。为了平衡性能和功耗，不同的总线域有不同的时钟：

AHB总线时钟（HCLK）：由SYSCLK经过AHB预分频器得到。它驱动内核、内存（Flash, SRAM）和大部分高速外设（如DMA、GPIO）。通常我们把它设为和SYSCLK一样（分频系数为1），即180MHz，以获得最高性能。
APB1总线时钟（PCLK1）：由HCLK经过APB1预分频器得到。APB1是低速外设总线，挂载了如I2C、UART、SPI（部分）、定时器（TIM2-TIM5, TIM12-TIM14）等。它的最大频率是45MHz。如果你把HCLK设为180MHz，那么APB1预分频器必须至少设为4（180/4=45）。如果设小了，比如设为2得到90MHz，就会超出外设规格，导致工作异常。
APB2总线时钟（PCLK2）：由HCLK经过APB2预分频器得到。APB2是高速外设总线，挂载了高级定时器（TIM1, TIM8）、ADC、SPI1等。它的最大频率是90MHz。
定时器时钟：这是另一个易错点。挂在APB1/APB2上的定时器，其实际时钟源可能不是PCLKx。如果对应的APBx预分频系数为1，则定时器时钟等于PCLKx；如果预分频系数不为1（比如2/4/8/16），则定时器时钟会是PCLKx的2倍！这是硬件自动完成的。例如，HCLK=180MHz，APB1预分频器=4，则PCLK1=45MHz。由于预分频系数不为1，那么挂在APB1上的通用定时器（如TIM2）的实际时钟是PCLK1 * 2 = 90MHz！在计算定时器溢出频率、PWM频率时，必须用这个“实际时钟”，而不是PCLK1，否则你的定时会快一倍。

配置时钟时，我习惯用ST的CubeMX工具生成初始化代码，但一定会仔细检查生成的SystemClock_Config()函数，核对每一个分频系数是否符合我的外设需求（特别是USB的48MHz、以太网的25/50MHz、SDIO的48MHz等），并手动计算一下关键外设的时钟是否正确。盲目使用默认配置，是项目后期出现各种诡异时序问题的根源之一。

5. 外设总线与通信矩阵：低速与高速的“交通管制”

理解了系统总线和时钟，我们再把目光聚焦到具体的外设上。STM32F429的外设并非都挂在同一级总线上，而是根据速度需求，分层次地连接在AHB和APB总线上，并通过“桥”进行连接和时钟控制。

5.1 AHB与APB：高速干道与区域道路

AHB（先进高性能总线）：这是系统内的“高速公路”，时钟频率高（等于HCLK，可达180MHz），数据位宽32位，支持突发传输、分块传输等高级特性。直接挂在AHB总线上的都是对带宽或实时性要求极高的模块，例如：
- Cortex-M4内核（通过总线矩阵接口）
- DMA1/DMA2控制器
- Flash内存接口（FLITF）
- SRAM控制器
- CRC计算单元
- 以太网MAC：这是典型的高速数据流设备，必须放在AHB上才能满足带宽。
- USB OTG HS（如果使用内置PHY，其DMA也挂在AHB上）。
- LCD-TFT控制器（LTDC）：刷屏需要持续不断地从内存读取像素数据，数据量巨大，AHB是唯一选择。
APB（先进外设总线）：这是“区域道路”或“辅路”，时钟频率较低（PCLK1最大45MHz，PCLK2最大90MHz），协议简单，功耗更低。大部分通用外设都挂在这里，分为两条：
- APB1：连接低速外设，如I2C、UART、CAN、SPI2/3、普通定时器、看门狗、电源接口等。
- APB2：连接相对高速的外设，如ADC、高级定时器（TIM1/TIM8）、SPI1、系统配置控制器等。

AHB和APB之间通过桥（APB Bridge）连接。桥的作用不仅是协议转换（AHB到APB），更重要的是时钟隔离。当你通过外设库的__HAL_RCC_GPIOA_CLK_ENABLE()函数使能某个外设时钟时，你实际上是在操作桥上的时钟控制门。如果这个外设的时钟被禁用，那么访问它的寄存器将会导致总线错误（HardFault）。因此，在使用任何外设前，必须先使能其对应的总线时钟，这是STM32编程的铁律。

5.2 外设地址映射与位带操作

每个外设都有一组寄存器，它们被映射到APB或AHB的地址空间。例如，GPIOA的寄存器基地址是0x4002 0000（在APB2总线上）。其ODR寄存器偏移量是0x14，所以GPIOA->ODR的地址就是0x4002 0014。

对于简单的位操作，比如快速置位或清零某个GPIO引脚，直接读写整个ODR寄存器（32位）效率不高，因为需要“读-改-写”三步。STM32的Cortex-M内核支持一种称为位带（Bit-Banding）的特性。它将SRAM和外设区的一小部分地址空间（称为位带区）的每一个位，都映射到另一个地址空间（位带别名区）的一个完整32位字上。对别名区字的写操作，会直接映射到位带区对应位的写操作；读别名区字，则返回该位的值（0或1）。

例如，要快速将PA0引脚置1（假设ODR寄存器的位0对应PA0）。传统方法是：

GPIOA->ODR |= 0x0001; // 读ODR，或操作，写回ODR

使用位带操作，可以先计算出PA0在ODR寄存器中第0位对应的别名地址，然后直接向该地址写1：

// 这是一个示例计算，实际中HAL库或CMSIS提供了宏 *(volatile uint32_t*)(位带别名区地址) = 0x01;

这样操作是原子的，且只需要一次写操作，速度极快。在需要极高实时性的控制场合（如数字电源的PWM保护引脚快速关断），位带操作非常有用。不过，在标准外设库或HAL库中，通常用更易读的GPIO_PIN_SET等宏封装了这些操作，底层可能已经优化。了解位带原理，有助于你理解这些库函数背后的性能考量。

6. 直接存储器访问（DMA）：解放CPU的“专职搬运工”

在复杂的嵌入式系统中，CPU的时间非常宝贵。如果让CPU去搬运大量数据（比如从ADC读取采样值存到数组，或者从串口接收缓冲区搬数据到处理区），它就会被这些简单的重复劳动占用，无法执行更复杂的算法或逻辑。DMA就是为了解放CPU而生的“专职搬运工”。

6.1 DMA控制器架构与数据流

STM32F429有两个DMA控制器：DMA1和DMA2。每个控制器有多个数据流（Stream，DMA1有8个，DMA2有8个），每个数据流有多个通道（Channel）。你可以把数据流理解为一条独立的“搬运流水线”，而通道则决定了这条流水线服务于哪个外设的请求。

数据流是DMA调度的核心单元。每个数据流可以配置：

源地址：数据从哪里来（可以是外设数据寄存器地址，如&ADC1->DR，也可以是内存地址）。
目标地址：数据到哪里去（同理，可以是内存或外设）。
传输数据量：一次要搬多少个数据项（每个数据项可以是字节、半字或字）。
传输模式：
- 外设到内存：例如ADC连续采样到数组。
- 内存到外设：例如将一幅图片数据通过SPI发送到屏幕。
- 内存到内存：DMA2的某些流支持，可以在内部SRAM之间或与外部存储器之间快速拷贝数据，无需CPU介入。
循环模式：传输完成后，地址和计数器自动重置，重新开始传输。这对于连续数据流（如音频播放、ADC持续采样）至关重要。
优先级：当多个数据流同时请求时，仲裁器根据优先级决定谁先使用DMA总线。
中断：传输完成、半传输完成、传输错误都可以产生中断，通知CPU进行后续处理（如处理半缓冲的数据）。

一个关键概念：FIFO。每个DMA数据流都有一个4字的FIFO。它的作用是在源和目标总线带宽或突发大小不匹配时进行缓冲。例如，外设（如ADC）可能每次产生一个16位的数据（半字），而DMA配置为以字（32位）为单位写入内存。DMA会先在FIFO中累积两个半字，凑成一个字后再一次性写入内存，这能提高总线利用效率。在大多数情况下，使能FIFO并选择合适的阈值（如半满）是个好习惯。

6.2 DMA与CPU的协同与竞争

DMA和CPU都是总线矩阵的主设备，它们都可能访问Flash、SRAM等资源。这就产生了竞争。总线仲裁器会处理这些竞争，但作为程序员，我们需要意识到这种竞争带来的影响并妥善处理。

竞争场景与解决方案：

DMA与CPU访问同一块SRAM：这是最常见的情况。例如，DMA正在将ADC数据写入数组adc_buffer，而CPU正在读取adc_buffer中的数据进行处理。如果没有任何同步措施，CPU可能会读到“半新半旧”的数据（当DMA写操作未完成时）。解决方案是使用“双缓冲区”或“乒乓缓冲区”。分配两个缓冲区bufA和bufB。DMA先写bufA，写满后产生中断，CPU开始处理bufA，同时DMA自动切换到写bufB。如此循环，实现生产和消费的解耦。STM32的DMA支持“双缓冲模式”，可以自动切换目标地址，非常方便。
DMA访问与CPU指令取指竞争：如果DMA频繁地通过系统总线访问Flash（例如从Flash搬运数据到SRAM），可能会阻塞CPU通过I-Code总线取指，导致CPU性能下降。解决方案是尽量将DMA的源或目标地址设在SRAM，避免DMA直接访问Flash。如果必须从Flash搬运，可以考虑将关键代码或中断服务程序放到CCM RAM或SRAM中执行，以避免取指被阻塞。
多个DMA数据流之间的竞争：如果多个高优先级的数据流（如以太网DMA和SDIO DMA）同时频繁操作，可能会使低优先级的流（或CPU）长期得不到总线使用权。需要根据数据流的实时性要求合理分配优先级。对于不能容忍延迟的流（如音频DAC的DMA），给予最高优先级。

配置DMA时，我通常会遵循以下步骤：

明确传输方向、数据宽度、地址是否递增。
根据外设选择正确的DMA控制器和数据流通道（查数据手册的DMA请求映射表）。
配置优先级，对于连续流使能循环模式。
使能传输完成中断（或半传输中断用于双缓冲）。
在启动DMA传输前，确保目标内存区域是可访问的，并且已经初始化（如果需要）。一个常见的错误是，声明了一个指针或数组，没初始化就作为DMA目标地址，导致DMA向未知区域写数据，可能破坏栈或堆。
在中断服务函数中，及时清除中断标志，并处理数据/切换缓冲区。

7. 中断系统（NVIC）：处理紧急事件的“110中心”

嵌入式系统必须能及时响应外部事件，比如按键按下、串口收到数据、定时器时间到。轮询（不断检查状态）的方式低效且实时性差。中断机制就是让外设在事件发生时，“打断”CPU当前的工作，让CPU先去处理这个紧急事件，处理完再回来继续原来的工作。管理所有这些“打断请求”的，就是嵌套向量中断控制器（NVIC）。

7.1 NVIC优先级与嵌套规则

STM32F429的Cortex-M4 NVIC支持多达240个外部中断（IRQ），每个中断都可以独立设置优先级。优先级数值越小，优先级越高。优先级寄存器通常用4位或8位来表示（在STM32中通常配置为4位，即有16个优先级级别）。

关键规则：

抢占优先级：高抢占优先级的中断可以打断低抢占优先级的中断正在执行的服务函数。这就是“嵌套”。
子优先级：当两个中断的抢占优先级相同时，比较子优先级，子优先级高的先执行。如果连子优先级也相同，则比较它们的硬件中断编号（IRQn），编号小的优先。
中断屏蔽：CPU可以在特殊寄存器（PRIMASK）中全局关闭中断，或者在NVIC中单独禁用某个中断。

配置建议：对于实时性要求极高的中断（如电机驱动的PWM保护、紧急故障信号），应设置为高抢占优先级、低中断编号。对于处理大量数据但可以稍作延迟的中断（如DMA传输完成、串口接收），可以设置为较低的抢占优先级。要避免将太多中断设为高抢占优先级，否则会导致系统频繁被嵌套打断，影响整体吞吐量。通常，SysTick定时器中断（用于操作系统时基）会设为一个中等优先级，以保证操作系统的“心跳”不被普通任务中断完全阻塞，又能被更高优先级的硬件中断打断。

7.2 中断服务函数与临界区保护

当中断发生时，硬件会自动将当前CPU的若干寄存器压栈（保护现场），然后跳转到对应中断向量表指向的地址开始执行代码。这个地址就是中断服务函数（ISR）。在STM32的工程中，中断服务函数有固定的名字，例如USART1_IRQHandler()。你只需要在stm32f4xx_it.c文件中重写这个函数即可。

编写ISR的黄金法则：快进快出。

快进：尽快判断中断源（检查哪个标志位触发了中断），并清除中断挂起标志。
快出：ISR里只做最必要、最紧急的处理，比如从寄存器读取数据放到缓冲区、设置一个事件标志、通知某个任务。复杂的处理（如数据解析、算法计算）应该放到主循环或RTOS任务中，由ISR通过信号量、消息队列等机制去触发。
绝对避免：在ISR中进行长时间循环、延时、或可能阻塞的操作（如等待某个慢速外设）。

临界区保护：由于中断可以随时打断主程序，如果主程序和ISR访问了同一个全局变量或硬件资源，就可能发生竞态条件。例如，主程序正在读取一个32位变量g_sensor_value（需要多次加载指令），读到一半时被中断打断，ISR修改了这个变量，然后主程序继续读取剩下的部分，得到的就是一个错误的值（半旧半新）。保护方法有两种：

关闭全局中断：在访问共享资源前用__disable_irq()，访问后用__enable_irq()。这是最粗暴但有效的方法，但会影响整个系统的实时性。
使用原子操作或硬件原语：对于简单的标志位，可以使用C11的原子操作或编译器提供的特殊指令。在STM32中，对于位操作，使用位带别名区访问是原子的。对于更复杂的同步，需要借助RTOS提供的互斥锁、信号量等机制。

一个实用的经验：对于在ISR和主程序间共享的缓冲区，我通常会定义一个结构体，包含缓冲区本身、读写索引以及一个使用volatile关键字修饰的标志变量。volatile告诉编译器这个变量可能被意外改变（比如被ISR），禁止对它进行优化（如缓存到寄存器），确保每次访问都从内存读取。在ISR中写数据并更新索引后，我会设置一个标志；在主循环中，我检查这个标志，然后处理数据并清除标志。

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